雙DSP柔性處理系統(tǒng)研究

1 引言

　　為了進一步提高現(xiàn)有機載光電跟蹤系統(tǒng)在實戰(zhàn)環(huán)境中，針對復(fù)雜場景下快速運動目標實施實時跟蹤的魯棒性與穩(wěn)定性，筆者提出以雙DSP和FPGA為核心來構(gòu)建主從式超高速并行處理體系的設(shè)計思想，并研究開發(fā)了基于雙DSP的新型柔性機載實時圖像跟蹤系統(tǒng)。一方面，采用雙DSP體系結(jié)構(gòu)實現(xiàn)系統(tǒng)任務(wù)的并行劃分使本系統(tǒng)具備極高的運算處理速度;另一方面，現(xiàn)場可編程邏輯器件FPGA的引入使系統(tǒng)的靈活性也得到極大的提高。而將兩者結(jié)合可使本系統(tǒng)充分體現(xiàn)新一代機載實時圖像跟蹤系統(tǒng)更快速、更精確、更靈活的特點。

　　2 雙DSP高速信號處理系統(tǒng)特點

　　美國德州儀器公司(TI)推出的新一代數(shù)字信號處理器TMS320C6414(以下簡稱C6414)的主頻為400MHz～700MHz，其數(shù)據(jù)處理能力為3200MIPS～5760MIPS。該器件的結(jié)構(gòu)框圖如圖1所示。其主要特點如下：

　　(1)DSP內(nèi)核采用超長指令字(VLIW)體系結(jié)構(gòu)，有8個功能單元、64個32bit通用寄存器，一個時鐘周期可同時執(zhí)行8條指令，運算能力可以達到5760MIPS;

　　(2)為了使數(shù)據(jù)能滿足超高速DSP內(nèi)核的需求，C6414采用了兩級超高速緩沖存儲器，即16k Byte的一級數(shù)據(jù)Cache、16k Byte的一級程序Cache和1024k Byte的數(shù)據(jù)和程序統(tǒng)一內(nèi)存。

　　(3)增加了直接處理打包數(shù)據(jù)指令，可建立無縫的數(shù)據(jù)流，以提高指令集的效率;

　　(4)每個功能單元在硬件上都增加了附加功能，從而增強了指令集的正交性。

　　3 系統(tǒng)硬件設(shè)計

　　本光電成像跟蹤系統(tǒng)硬件平臺由六部分組成：圖像采集與預(yù)處理模塊、同步分離模塊、FPGA邏輯控制模塊、雙DSP+雙口RAM 圖像處理模塊、異步通信模塊和圖形顯示模塊。其系統(tǒng)原理框圖如2所示。從圖2可以知道：紅外探測器及可見光攝像儀輸出的模擬視頻信號經(jīng)多路信號選擇芯片導(dǎo)入之后，經(jīng)箝位、放大、濾波以及去同步頭等預(yù)處理后，一路經(jīng)A/D轉(zhuǎn)換器將模擬視頻轉(zhuǎn)換為8bit數(shù)字信號并導(dǎo)入片外視頻緩存1、2，而后等待FPGA時序控制DSP外部中斷，以便將全部緩存數(shù)據(jù)搬移到DSP片內(nèi)的2級緩存，再通過系統(tǒng)任務(wù)劃分實現(xiàn)數(shù)據(jù)重組，然后分別在主從DSP進行同步并行數(shù)據(jù)處理，并將中間結(jié)果由主DSP綜合，最后在完成后續(xù)運算后給出最終匹配結(jié)果。與此同時，主DSP則通過寫圖形顯示緩存將目標匹配位置信息傳遞到外界;另一路模擬信號先導(dǎo)入同步分離器，然后提取行場同步信號送交FPGA作為時基，以產(chǎn)生系統(tǒng)各級時序控制信號;第三路模擬信號送給圖形疊加電路作為輸入疊加信號之一，當場正程來到時，F(xiàn)PGA中斷控制并讀出圖形存儲器數(shù)據(jù)，同時在FPGA片內(nèi)實現(xiàn)讀入數(shù)據(jù)的并/串轉(zhuǎn)換后移位輸出至圖形疊加電路，此時兩路信號將會合送入視頻監(jiān)視器，從而完成視頻圖像上圖形的顯示。整個系統(tǒng)工作期間，每隔80ms主DSP還通過異步收發(fā)器與外部上位機進行串行通信，以便系統(tǒng)能夠?qū)崟r接收外部命令與目標參數(shù)，進而調(diào)整跟蹤系統(tǒng)的工作狀態(tài)。