多核DSP兼具ASIC和FPGA特性概述

由于ASIC解決方案NRE成本高，產(chǎn)品開(kāi)發(fā)周期較長(zhǎng)，在支持各種不同無(wú)線標(biāo)準(zhǔn)升級(jí)上靈活性不足。而FPGA的功耗對(duì)于高速、復(fù)雜運(yùn)算而言要比ASIC和DSP加速器更高，同時(shí)在快速開(kāi)發(fā)和調(diào)試上也難達(dá)到理想狀態(tài)?；诖?，TI近日針對(duì)無(wú)線基礎(chǔ)設(shè)施應(yīng)用而推出的DSP解決方案 SoC架構(gòu)，基于C64x+多核DSP兼具ASIC處理能力和FPGA的靈活性，從而適應(yīng)3G和4G無(wú)線基礎(chǔ)架構(gòu)設(shè)備制造商對(duì)高性能芯片的需求。

具有高度靈活性的可編程解決方案，同時(shí)兼具ASIC方案的優(yōu)化特性，是TI面向無(wú)線基礎(chǔ)設(shè)施市場(chǎng)開(kāi)發(fā)的新一代DSP多核架構(gòu)。基于40nm工藝的全新DSP架構(gòu)主要特性包括：多核DSP可實(shí)現(xiàn)1.2GHz工作頻率；增加的浮點(diǎn)支持4G多變量控制系統(tǒng)開(kāi)發(fā)，可輕松實(shí)現(xiàn)對(duì)時(shí)間區(qū)隔和分頻制的支持；全新多核導(dǎo)航器可實(shí)現(xiàn)DSP核、硬件加速器間數(shù)據(jù)的準(zhǔn)確轉(zhuǎn)移，同時(shí)提供帶50Gbps的非封鎖交換機(jī)架構(gòu)外設(shè)，無(wú)需使用系統(tǒng)模塊而滿足了未來(lái)4G系統(tǒng)的要求；穩(wěn)定的工具套件、針對(duì)具體應(yīng)用的軟件庫(kù)和平臺(tái)軟件，為用戶縮短開(kāi)發(fā)周期提供更有效的調(diào)試和分析；運(yùn)行頻率高達(dá)1.2GHz、引擎性能為256 GMACS和128 GFLOPS的TI全新DSP架構(gòu)實(shí)現(xiàn)了DMS性能5倍提升，同時(shí)將平均內(nèi)核存儲(chǔ)增加了2倍，保證了應(yīng)用性能的穩(wěn)定；提供高性能1層、2層網(wǎng)絡(luò)協(xié)處理器。

全新SoC架構(gòu)多核導(dǎo)航器（Multicore Navigator），利用8192任務(wù)型隊(duì)列優(yōu)化數(shù)據(jù)流的片上網(wǎng)絡(luò)管理單元，支持內(nèi)核與存儲(chǔ)器存取之間的直接通信，省去了外設(shè)存取從而充分釋放出多核性能。通過(guò)抽取可能影響多核系統(tǒng)中軟件開(kāi)發(fā)的諸多細(xì)節(jié)，極大地簡(jiǎn)化了程序模型。由于每個(gè)DSP內(nèi)核均集成定點(diǎn)與浮點(diǎn)處理功能，通過(guò)提供內(nèi)核間、硬件加速器間以及外設(shè)間的自動(dòng)路徑設(shè)置，每個(gè)內(nèi)核彼此都可以不受核間沖突影響而獨(dú)立工作，通常能為設(shè)計(jì)工程師節(jié)省3個(gè)月時(shí)間。多核共享存儲(chǔ)器控制器設(shè)計(jì)方案，可加快片上及外接存儲(chǔ)器存取速度；新架構(gòu)還支持內(nèi)核間動(dòng)態(tài)系統(tǒng)調(diào)度并支持全內(nèi)核授權(quán)，使得多核架構(gòu)能類似于性能強(qiáng)大的單核系統(tǒng)。

這些適用于無(wú)線基站的4核器件，以及適用于媒體網(wǎng)關(guān)與網(wǎng)絡(luò)應(yīng)用的8核器件，TI預(yù)計(jì)將于 2010 年下半年開(kāi)始提供樣片。