平衡芯片互連優(yōu)化步驟方法

在向先進工藝技術(shù)發(fā)展的過程中，半導(dǎo)體公司除需滿足不斷增長的制造要求之外，還要面對日益增長的實現(xiàn)芯片設(shè)計一次性成功的壓力。晶圓廠期待設(shè)計符合那些面向先進工藝節(jié)點的可制造性設(shè)計（DFM）和良率導(dǎo)向設(shè)計（DFY）的日益復(fù)雜的規(guī)則和建議。就設(shè)計師而言，他們希望最大限度地縮小保護頻帶（guardbanding），同時實現(xiàn)最優(yōu)性能。

　　制造復(fù)雜性的提高給生成過孔、處理緊密排布的走線以及控制更嚴重的納米幾何規(guī)格效應(yīng)帶來了更大的難題。由于這些越來越艱巨的互連設(shè)計挑戰(zhàn)，對于先進的工藝節(jié)點，半導(dǎo)體公司得到的良率一般在40%～70%之間，這樣，僅良率損失一項就達數(shù)百萬美元。對IC設(shè)計團隊而言，這些更高的要求使之呼吁一種更加協(xié)作的方法。的確，設(shè)計和制造可以同時從最新的“DFx”（DFM、DFY和可靠性設(shè)計）優(yōu)化方法中實現(xiàn)互利雙贏。

　　這種平衡的互連優(yōu)化方法在傳統(tǒng)布局和布線流程之后進行，可以在滿足電氣約束規(guī)則和制造規(guī)則的同時，提高良率、可制造性，并改善設(shè)計過程中的時序收斂問題。

　　目前可獲得的最佳DFx流程結(jié)合了當今綜合、布局和布線解決方案中有DFM意識的特性與后布線（前GDS）互連優(yōu)化步驟。

　　應(yīng)該

　　確保整合進設(shè)計意圖（如關(guān)鍵的節(jié)點信息），以避免在增強DFx之后出現(xiàn)信號完整性（SI）和時序問題。特別要注意：通過鎖定關(guān)鍵節(jié)點并圍繞它們建立起一個保護圈，來保護它們。這個保護圈可以表示為同一層或整個層堆疊設(shè)定的保護性“禁止入內(nèi)”的間距值。

　　在增強DFx期間執(zhí)行電氣認知/修正分析，以確保不違反時序和信號完整性原則。這種方法可以在DFx優(yōu)化后實現(xiàn)收斂，并確保在流程的早期實現(xiàn)設(shè)計的保護頻帶不過寬。

　　合理安排DFx增強順序。合理地安排順序?qū)⒂兄诋a(chǎn)生最佳效果，因為每一步都會為下一步打下基礎(chǔ)。例如，從時序/信號完整性和DRC干凈塊開始，然后應(yīng)用過孔減少技巧，接著進行布線擴展（wire spreading）、冗余過孔插入和閉合增強。

　　像對待時序收斂一樣對待DFx收斂。建議在設(shè)計周期的早期對每一個電路執(zhí)行這一原則。如果可能的話，將DFx增加到整個流程中。單元良率問題可以在綜合和布局流程的早期得到解決。在布線時，可以使互連更加便于光刻、OPC和DFx。最后，利用基于空間的建模等先進方法，對布線數(shù)據(jù)進行進一步的DFx和光刻增強。

　　采用下一代方法，如不受網(wǎng)格限制的基于空間的工具，來進行最佳的DFx增強。

　　圖：IC設(shè)計流程能夠平衡性能與良率，芯片優(yōu)化要在設(shè)計與制造環(huán)節(jié)之間進行。

　　不應(yīng)該

　　低估互連優(yōu)化的重要性。除減小保護頻帶以及提高芯片性能之外，互連優(yōu)化還可以加快量產(chǎn)速度，甚至可將良率提高6%，從而帶來可量化的收益。良率每提高1%，就可節(jié)省幾百萬美元，并且更高的量產(chǎn)速度可顯著影響收益。

　　在評測改進效果時，眼光狹隘失之片面。例如，如果過孔是可靠性和可制造性問題的根源，則不要只盯著那些 double-cut過孔，要逐個檢查所有受保護和不受保護的過孔。受保護的過孔被定義為冗余過孔或者閉合嚴密的過孔。應(yīng)將原始設(shè)計中所有受保護和不受保護的過孔與經(jīng)過優(yōu)化的設(shè)計中所有受保護和不受保護的過孔進行比較。