基于DSP的視頻采集系統(tǒng)仿真設(shè)計(jì)

　　但是，有一個(gè)問題必須解決，那就是DSP芯片沒有內(nèi)置I2C總線接口，為此，本系統(tǒng)提出并采用了對(duì)DSP芯片的兩個(gè)可編程I/O引腳進(jìn)行軟件仿真來實(shí)現(xiàn)I2C總線控制的方法。由于受C2000程序存儲(chǔ)空間最大僅有64KB的限制，為了減小I2C總線控制仿真軟件的規(guī)模，仿真軟件全部用匯編語言完成，因而給本系統(tǒng)的設(shè)計(jì)帶來了相當(dāng)?shù)碾y度和工作量。

3 系統(tǒng)實(shí)驗(yàn)與仿真

　　在實(shí)時(shí)系統(tǒng)的設(shè)計(jì)中，同步與精確采樣是兩個(gè)至關(guān)重要的問題，它們直接關(guān)系到系統(tǒng)設(shè)計(jì)的成敗。

　　由于SAA7110A輸出的兩個(gè)時(shí)鐘信號(hào)LCC和LCC2與采樣時(shí)鐘和數(shù)據(jù)輸出時(shí)鐘同步，因而可以作為采樣數(shù)據(jù)接口控制子系統(tǒng)中數(shù)據(jù)存儲(chǔ)控制的時(shí)鐘和完成各種功能的同步時(shí)鐘，系統(tǒng)不需要再生成或采用另外的時(shí)鐘信號(hào)，從而避免了外部時(shí)鐘、采樣時(shí)鐘和視頻信號(hào)相互間的同步和鎖相問題，既保證了整個(gè)系統(tǒng)的同步，又極大地降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度。由SAA7110A輸出的行有效信號(hào)HREF、行同步信號(hào)HS、場(chǎng)同步信號(hào)VS、奇偶場(chǎng)信號(hào)ODD，以及系統(tǒng)采樣時(shí)鐘LCC和二分之一分頻時(shí)鐘LCC2等經(jīng)過處理，可以獲得當(dāng)前采樣位置信息，并與產(chǎn)生幀存儲(chǔ)器地址、片選和寫控制信號(hào)一起實(shí)現(xiàn)采樣的時(shí)間、空間位置和精度的要求。

　　根據(jù)DSP芯片的讀時(shí)序（如圖2所示）、寫時(shí)序、SAA7110A芯片HREF信號(hào)時(shí)序、VerTIcal信號(hào)時(shí)序（如圖3所示）和Horizontal信號(hào)時(shí)序的要求，按照采集QCIF（176×144）格式圖象的需要，設(shè)計(jì)了CPLD精確采樣的時(shí)序邏輯（如圖4所示）。

　?。╝） CPLD精確采樣的時(shí)序邏輯；（b） 對(duì)上圖（b）進(jìn)行32倍放大

　　圖4 CPLD時(shí)序仿真圖

　　從圖4得到的CPLD后時(shí)序仿真結(jié)果來看，完全達(dá)到了預(yù)定的精確采樣要求。真正地實(shí)現(xiàn)了具有正確比例關(guān)系的精確采樣，效果良好。

　　4 結(jié)論

　　在基于DSP的視頻圖象采集系統(tǒng)設(shè)計(jì)中，采用視頻專用解碼A/D芯片和復(fù)雜可編程邏輯器件CPLD進(jìn)行控制和接口部分設(shè)計(jì)能夠有效地實(shí)現(xiàn)視頻信號(hào)的采集與讀取的高速并行，具有整體電路簡單、可靠性高、集成度高、接口方便等優(yōu)點(diǎn)，無需更改硬件電路，就可以應(yīng)用于各種視頻信號(hào)處理系統(tǒng)中。使得原來非常復(fù)雜的電路設(shè)計(jì)得到了簡化，使整個(gè)系統(tǒng)的設(shè)計(jì)增加柔韌性。