解析ADC不同類型數(shù)字輸出及挑戰(zhàn) — 全方位學習模數(shù)轉換器(ADC)

ADC不同類型數(shù)字輸出深解

在當今的模數(shù)轉換器(ADC)領域，ADC制造商主要采用三類數(shù)字輸出。這三種輸出分別是：互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。每類輸出均基于采樣速率、分辨率、輸出數(shù)據(jù)速率和功耗要求，根據(jù)其工作方式和在ADC設計中的典型應用方式進行了論述。本文將討論如何實現(xiàn)這些接口，以及各類輸出的實際應用，并探討選擇和使用不同輸出時需要注意的事項。此外還會給出關于如何處理這些輸出的一般指南，并討論各類輸出的優(yōu)劣。

基本知識

使用數(shù)字接口時，無論何種數(shù)字輸出，都有一些相同的規(guī)則和事項需要考慮。首先，為實現(xiàn)最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會破壞系統(tǒng)的時序預算。使用CMOS和LVDS輸出時，如果系統(tǒng)中有多個ADC，不要使用來自某個ADC的DCO(數(shù)據(jù)時鐘輸出)，否則可能導致時序錯誤以及接收器不適當?shù)夭蹲綌?shù)據(jù)。在兩個ADC之間需要保持精確時序的I/Q系統(tǒng)中，這點尤其要注意。即使兩個ADC位于同一封裝中，也需要針對各ADC使用適當?shù)腄CO輸出，從而保持精確的時序關系。另一個需要注意的重要參數(shù)是數(shù)據(jù)格式。必須確保ADC和接收器采用同一數(shù)據(jù)格式(二進制補碼或偏移二進制)。此外，數(shù)據(jù)轉換速度也很重要。隨著數(shù)據(jù)速率提高，接收器能夠正確捕捉數(shù)據(jù)的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問題。這些只是為什么必須將互連視作傳輸線路的其中幾個原因。以這種方式處理互連并了解傳輸線路的特性很重要。當數(shù)據(jù)速率提高時，以這種方式了解互連變得更加重要。必須確保導線尺寸正確，并且信號層與返回層之間的間距適當。此外還必須選擇具有穩(wěn)定介電特性的電路板材料，使得走線特性在整個互連長度上的波動盡可能小。理想情況下，傳輸線路可以傳播到無窮遠處，但在實際應用中，這顯然是不可能的。集膚效應、電介質損耗和輻射損耗等因素全都會影響傳輸線路參數(shù)，降低信號質量。因此，必須以正確的物理參數(shù)適當設計傳輸線路，并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節(jié)省電能，并將最高質量的信號傳輸給接收器。

關于CMOS，我們所需要了解的

使用CMOS輸出時，有多個方面需要考慮。首先考慮邏輯電平的典型開關速度(約1V/ns)、輸出負載(每個門約10pF)和充電電流(每路輸出約10mA)。應當采用盡可能小的容性負載，使充電電流最小。這可以利用盡可能短的走線僅驅動一個門來實現(xiàn)，最好沒有任何過孔。此外還可以利用阻尼電阻來盡量降低充電電流。之所以必須將這些電流降至最小，是因為它們會迅速疊加。例如，一個四通道14位ADC的瞬態(tài)電流可能高達14 x 4 x 10 mA = 560 mA!串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流，降低輸出瞬態(tài)效應產(chǎn)生的噪聲，從而防止輸出在ADC中造成額外的噪聲和失真。

圖1. 帶阻尼電阻的CMOS輸出驅動器。

阻尼電阻和容性負載的時間常數(shù)應小于輸出數(shù)據(jù)速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負載為10 pF，則時間常數(shù)應為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設置為100Ω，這個阻值很容易獲得，并且滿足時間常數(shù)條件。選擇更大的R值可能會降低輸出數(shù)據(jù)建立時間性能，并干擾接收器端正常的數(shù)據(jù)捕捉。ADC CMOS輸出端的容性負載只能是單門負載，無論如何都不應直接連接到高噪聲數(shù)據(jù)總線。要連接到數(shù)據(jù)總線，應使用一個中間緩沖寄存器，從而將ADC CMOS輸出端的負載降至最低。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導致更高的功耗。CML的優(yōu)點是：因為數(shù)據(jù)的串行化，所以對于給定的分辨率，它需要的輸出對數(shù)少于LVDS和CMOS驅動器。JESD204B接口規(guī)范所說明的CML驅動器還有一個額外的優(yōu)勢，因為當采樣速率提高并提升輸出線路速率時，該規(guī)范要求降低峰峰值電壓水平。

ADC設計挑戰(zhàn)：從高性能轉向低功耗

新的應用需求不斷推動模擬技術的發(fā)展：性能越來越高，集成度不斷提高。ADC產(chǎn)品作為模擬IC的重要成員，在符合上述發(fā)展的趨勢下，還存在自身的特點。

當使用“巧克力”手機時，不用按鍵只用輕觸那泛著深紅色光的區(qū)域，你是否知道電容感應技術改變了你的體驗;當看到那小小的騎車機器人“村田頑童”可以前進、倒退、爬坡并且停而不倒時，你是否知道其中使用了多種傳感器以檢測各個方向的傾斜角度和探測道路狀況;當你驚嘆殘疾人可以自如地控制假肢完成復雜動作時，你是否知道與假肢相連的探測器可以檢測人體肌肉的最細微運動從而實現(xiàn)對假肢的控制;也許你并沒有留意到用手機通話時顯示屏會自動關閉以便降低功耗，這是手機檢測到顯示屏被物體(例如耳朵)遮住時的操作……所有這些都表明：用戶體驗推動半導體和技術創(chuàng)新的進步，并在同時對模擬IC的性能提出更高要求。

同時，電子器件的集成度越來越高，例如AD9271在單一芯片上集成了一個完整的8通道超聲接收器，其中的一個通道就包含低噪聲放大器(LNA)、可變增益放大器(VGA)、抗混疊濾波器(AAF)和12位 ADC。雖然集成是大趨勢，但是還需要考慮成本，客戶需要，技術要求，工藝發(fā)展等諸多因素。ADI大中國區(qū)資深業(yè)務經(jīng)理周文勝說，“當性能指標要求特別高時，采用集成的方案并不明智;市場上需要什么樣的芯片，芯片供應商就應該為實現(xiàn)這個系統(tǒng)去做一些相應的設計，ADI的‘智能分割’概念就是強調(diào)哪些功能模塊應該集成，哪些功能模塊要分開放，最終使設計達到最符合客戶的要求，也符合技術要求。把所有的芯片集成在一起，當工藝都一樣時，整體BOM可以降低;但當各芯片工藝不一樣時，如果硬要把它們集成在一起可能會造成整個BOM上升?！?/P>

模數(shù)轉換器(ADC)作為模擬IC的一種，也同樣順應上述模擬IC的發(fā)展趨勢，但是它還遵循自身發(fā)展的規(guī)律。從最初的11位分辨率、50 kSps采樣速率和500 W功耗的SAR型ADC到現(xiàn)在的16位分辨率、1MSps采樣速率并且僅7 mW功耗的ADC AD7980， ADC的性能已經(jīng)取得了巨大進步?，F(xiàn)有ADC存在7種結構：falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知結構。其中piplined和未知結構具有最佳的整體性能，所以它們非常適合例如無線收發(fā)器應用和軍用等高性能要求的應用;SAR ADC具有最寬的采樣速率，雖然它不是最快的，但由于低成本和低功耗使其很受歡迎。Sigma-delta ADC具有最高的分辨率，但是采樣速度較低，從kSps到MSps;而flash ADC由于其并行結構具有最高采樣速率可達GSps，但是由于非線性使其分辨率限制在8位以內(nèi)。

在進行ADC性能比較時通常使用品質因數(shù)：P=2B×fs和F=(2B×fs)/Pdiss，其中B是SNR比特數(shù)，fs是采樣速率;Pdiss是功耗。文獻1認為，在開發(fā)高功率效率的ADC設計上取得了顯著進步，但是，ADC的分辨率和速度的乘積P在1993年~1999年的6年中幾乎沒有進步。文獻[2]針對4家主要IC制造商(ADI, Maxim, NS和TI)的ADC產(chǎn)品的3個通用性能指標(采樣速率、分辨率和功耗)分析后認為：上述P并不是恒定的，而是在低采樣速率下部分P有一些改善;在高采樣速率下部分P有一定降低(見圖1)。

Sigma-delta和flash轉換器是上述7中結構中僅有的F隨時間降低的兩種結構。這兩種ADC針對特定要求，只有較窄的應用范圍，它們都需要犧牲更多的功耗用于實現(xiàn)更高性能，這導致了F的降低。余下的SAR, pipelined等5種結構滿足速度和分辨率的中等應用要求，因而能獲得更高的F。二十多年來，ADC技術的發(fā)展一直被新應用推動，從而促進P的增加。雖然UWB，OFDM和雷達系統(tǒng)等應用推動ADC性能極限發(fā)展，ADC設計的主要挑戰(zhàn)已經(jīng)從性能擴展轉向降低功耗，這一挑戰(zhàn)在移動通信和SDR應用中尤為突出。