如何同步多個(gè)AD9779 DAC
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在初始同步期間，2×、4×和8×計(jì)數(shù)器位可能不連續(xù)。這就是說，在初始應(yīng)用SYNC_I上升沿時(shí)，計(jì)數(shù)器可能處于這樣一種狀態(tài)，使得同步可能導(dǎo)致其改變多個(gè)值。然而，在初始同步完成后，只要SYNC_I的速度保持DATACLK/2或更慢，那么同步脈沖只會在2×、4×和8×位復(fù)位到0時(shí)出現(xiàn)。(這似乎是多余的，但在實(shí)現(xiàn)同步后，SYNC_I脈沖實(shí)際上不必應(yīng)用。)初始脈沖后的周期性SYNC_I脈沖主要用于AD9779器件失去同步這一罕有場合。電源毛刺或不良時(shí)鐘脈沖觸發(fā)系統(tǒng)中的某些但不是全部AD9779器件時(shí)，可能發(fā)生器件失去同步的情況。
時(shí)序規(guī)格。
第一個(gè)需要注意的時(shí)序規(guī)格是SYNC_I與REFCLK之間的關(guān)系，如圖7所示。從AD9779數(shù)據(jù)手冊可知，所需的時(shí)序規(guī)格為：tS = -0.2 ns,tH = 1.0 ns.
圖7. REFCLK與SYNC_I的時(shí)序關(guān)系
如果DACCLK OFFSET值被設(shè)置為非0值，則圖7所示的DACCLK信號會左移一個(gè)DACCLK周期。同樣，如果SYNC_I_DELAY被設(shè)置為非0值，則SYNC_I_DELAY每遞增一次，圖7中的SYNC_I信號就會左移AD9779數(shù)據(jù)手冊給定的SYNC_I_DELAY增量。
第二個(gè)重要時(shí)序規(guī)格是DATACLK輸出與數(shù)字輸入數(shù)據(jù)之間的時(shí)序關(guān)系，該時(shí)序信息如圖8所示。當(dāng)DATACLK_DELAY_ENABLE復(fù)位時(shí)，這些值有效。如果DATACLK_DELAY_ENABLE置1,則DATACLK發(fā)生延遲(移至圖8右側(cè))，而數(shù)字輸入數(shù)據(jù)的采樣點(diǎn)保持靜止。因此，tS和tH的阻擋窗口相對于DATACLK左移。DATACLK_DELAY_ENABLE置1時(shí)，每遞增一次的平均延遲和DATACLK_DELAY的增量值參見AD9779數(shù)據(jù)手冊。
圖8. 建立保持、DATACLK到輸入數(shù)據(jù)
建立保持?jǐn)?shù)據(jù)與REFCLK的關(guān)系參見AD9779數(shù)據(jù)手冊，某些應(yīng)用中該數(shù)據(jù)也是必要的。
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