DS325X、DS316X、DS317X和DS318X中時鐘速率適配器(CLAD)的使用
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使用ds325x內(nèi)的clad
ds325x t3/e3 liu內(nèi)部的時鐘速率適配器單元從單一輸入時鐘產(chǎn)生全部所需的時鐘速率。如果有一路傳輸品質(zhì)的時鐘源(ds3、e3或者sts-1)，時鐘速率適配器可以合成出另外兩種線路速率的傳輸品質(zhì)時鐘。這樣，輸入時鐘和合成時鐘都可作為主時鐘用于時鐘和數(shù)據(jù)恢復(fù)(cdr)單元及抖動抑制器。在liu主時鐘的驅(qū)動下，cdr單元從agc/均衡器單元獲得已經(jīng)放大、均衡的信號，產(chǎn)生分離的時鐘、數(shù)據(jù)正和數(shù)據(jù)負(fù)信號。在硬件模式下，時鐘速率適配器完全由t3mclk、e3mclk和stmclk引腳控制。
在cpu總線模式下，通過cacr寄存器可以提供更多對于時鐘速率適配器的控制。當(dāng)“后備主時鐘使能” (amcen — alternate master clock enable)控制位被置1時，時鐘速率適配器被配置為后備主時鐘模式。在這種模式下，時鐘速率適配器不再工作于ds3、e3或sts-1時鐘，而是工作于一個頻率由“后備主時鐘選擇” (amcsel)控制位確定的時鐘。作為后備主時鐘，有效的輸入頻率是19.44mhz、38.88mhz和77.76mhz。在后備主時鐘模式下，時鐘速率適配器最多可以合成出三種時鐘速率(ds3、e3或者sts-1)中的兩種。要合成ds3和e3時鐘，可將后備主時鐘接入stmclk引腳。要合成ds3和sts-1時鐘，可將時鐘接入e3mclk引腳，時鐘接入t3mclk引腳可以合成出e3和sts-1時鐘。
盡管ds325x器件中amcen和amcsel[1:0]的上電默認(rèn)值可能并不符合實(shí)際所施加的時鐘，仍然可以在上電伊始就施加一個后備時鐘到任一mclk引腳。上電之后一旦這些控制位被正確配置，時鐘速率適配器就開始合成正確的主時鐘。整個器件就可正常工作。
cpu總線模式也可以在t3mclk、e3mclk和stmclk引腳上輸出一個合成主時鐘，供鄰近的成幀器、映射器和其他元件使用。要在t3mclk上輸出合成的ds3主時鐘，只需設(shè)置cacr:t3moe = 1。要在e3mclk上輸出合成的e3主時鐘，設(shè)置cacr:e3moe = 1，或者設(shè)置cacr:stmoe=1，在stmclk上輸出合成的sts-1主時鐘。
ds325x的clad配置寄存器
用于配置clad的時鐘速率適配器控制寄存器的說明如下。
寄存器名稱：cacr
寄存器說明：時鐘速率適配器控制寄存器
寄存器地址：08h
bit 7: t3mclk輸出使能(t3moe)。 當(dāng)時鐘速率適配器被配置為合成ds3主時鐘時，通過設(shè)置t3moe = 1，可以在t3mclk引腳輸出ds3主時鐘。該時鐘可以用作鄰近的ds3成幀器和其他需要ds3時鐘的元件的發(fā)送時鐘。只有在t3mclk引腳沒有被外部驅(qū)動時才可將該位設(shè)置為1。
0 = t3mclk輸出驅(qū)動禁止
1 = t3mclk輸出驅(qū)動使能
bit 6: e3mclk輸出使能(e3moe)。 當(dāng)時鐘速率適配器被配置為合成e3主時鐘時，通過設(shè)置e3moe = 1，可以在e3mclk引腳輸出e3主時鐘。該時鐘可以用作鄰近的e3成幀器和其他需要e3時鐘的元件的發(fā)送時鐘。只有在e3mclk引腳沒有被外部驅(qū)動時才可將該位設(shè)置為1。
0 = e3mclk輸出驅(qū)動禁止
1 = e3mclk輸出驅(qū)動使能
bit 5: stmclk輸出使能(stmoe)。 當(dāng)時鐘速率適配器被配置為合成sts-1主時鐘時，通過設(shè)置stmoe = 1，可以在stmclk引腳輸出sts-1主時鐘。該時鐘可以用作鄰近的sonet成幀器、映射器和其他需要sts-1時鐘的元件的發(fā)送時鐘。只有在stmclk引腳沒有被外部驅(qū)動時才可將該位設(shè)置為1。
0 = stmclk輸出驅(qū)動禁止
1 = stmclk輸出驅(qū)動使能
bit 2至bit 1: 后備主時鐘選擇(amcsel[1:0])。
00 = 19.44mhz
01 = 38.88mhz
10 = 77.76mhz
11 = 沒有定義
bit 0: 后備主時鐘使能(amcen)。
0 = 禁止后備主時鐘模式
1 = 使能后備主時鐘模式
使用ds316x、ds317x和ds318x內(nèi)的clad
ds316x、ds317x和ds318x內(nèi)的clad用于從clka引腳輸入的單一參考時鐘產(chǎn)生多種內(nèi)部時鐘頻率(ds3、e3或者sts-1)。輸入clka的時鐘頻率必須是以下幾種之一：
ds3 (44.736mhz)
e3 (34.368mhz)
sts-1 (51.84mhz)
如果提供了上述幾種時鐘中的一種，就可以生成另外兩種。如果需要，這些內(nèi)部時鐘可以驅(qū)動輸出引腳clkb和clkc，供外部使用。
配置ds316x、ds317x和ds318x的clad
如果使用ds317x或者ds318x的liu，clad可以向ds317x或者ds318x的接收liu提供時鐘。ds316x、ds317x或者ds318x的clad由gl.cr2寄存器中的clad位進(jìn)行配置。
在這種情況下，用戶必須在clka引腳上提供ds3、e3或者sts-1時鐘。 用戶必須至少向clka引腳提供三種頻率(ds3、e3或者sts-1)中的一種。clad[3:0]位通知pll向這些引腳施加了何種頻率。圖1所示為ds316x、ds317x或者ds318x的clad單元。
圖1. ds316x、ds317x和ds318x的clad單元 fm位(位于port.cr2中)用于選擇由clad輸出并施加給liu和發(fā)送器的時鐘。clad具有很高的靈活性?？梢越邮苋N時鐘頻率中的任何一種，并利用clad提供其余所需的頻率。
也可以禁用clad，所有三個時鐘由外部提供，使用clka、clkb和clkc引腳作為輸入。當(dāng)clad禁止時，必須分別向clka、clkb和clkc引腳施加ds3、e3和sts-1的三種參考頻率。如果不會用到三種頻率中的某些頻率，則不必在對應(yīng)的clad時鐘引腳上施加該頻率。
clad[3:0]控制位(位于gl.cr2寄存器)控制clad的工作模式，它確定各引腳的輸入、輸出特性，以及各個引腳所對應(yīng)的時鐘頻率。詳情請參考下面表1。
當(dāng)clad[3:0] = 00xx時，pll電路被禁止， clka、clkb和clkc引腳上的輸入時鐘被用作內(nèi)部liu的參考時鐘。當(dāng)clad[3:0] = (01xx或者10xx或者11xx)時，會有零、一或二個pll電路被使能，以產(chǎn)生所需的時鐘，取決于clad[3:0]位、幀模式(fm[5:0])位和port.cr2中的線路模式控制位(lm[2:0])。
線路模式位選擇主端口工作模式。如果不需要產(chǎn)生某個時鐘來通過clad輸出引腳輸出或作為liu的參考時鐘，那么用于產(chǎn)生該時鐘的對應(yīng)pll被禁止并處于掉電狀態(tài)。
ds316x、ds317x和ds318x的clad配置寄存器
用于配置clad的兩個寄存器如下所示。
寄存器名稱：gl.cr2
寄存器說明：global control register 2
寄存器地址：004h
bit 3至0: clad io模式[3:0] (clad[3:0])。 這些位用于控制clad的時鐘輸入/輸出引腳clka、clkb和clkc。這些寄存器位確定了采用哪個時鐘從liu線路中恢復(fù)rx時鐘。表1列出了詳細(xì)情況。
表1. clad輸入/輸出引腳編碼詳情
clad為接收liu提供參考時鐘。接收liu根據(jù)用戶選定(通過幀模式(fm)位)的模式選擇時鐘頻率。fm位選擇主成幀工作模式。如果通過port.cr3.cladc寄存器位選定，clad輸出也可以用作發(fā)送時鐘源。
寄存器名稱： port.cr3
寄存器說明：端口控制寄存器3
寄存器地址：(0, 2, 4, 6)44h
bit 3: clad發(fā)送時鐘源控制(cladc)。 該位用于選擇clad時鐘作為內(nèi)部發(fā)送時鐘源。該位的功能還和其他控制位的設(shè)置有關(guān)。
0 = 允許使用clad時鐘做為發(fā)送時鐘。
1 = 不采用clad時鐘作為發(fā)送時鐘(如果沒有使能環(huán)回，由tclkin提供時鐘源)。
配置ds31612、ds3168和ds3166的clad
在ds31612、ds3168和ds3166中，clad也由三個獨(dú)立的pll單元構(gòu)成。這些pll從參考時鐘輸入引腳(refclk)上的單一輸入時鐘產(chǎn)生多個時鐘，用于傳輸時鐘。為此，器件需要最多三種內(nèi)部時鐘，速率在ds3、e3和51.84。如果提供這三種頻率中的一種作為參考時鐘，另外兩種可以被合成出來。ds31612、ds3168和ds3166支持77.76mhz和19.44mhz參考時鐘頻率(這一點(diǎn)與ds3161、ds3162、ds3163和ds3164不同)，從它可以產(chǎn)生所有三種內(nèi)部頻率。內(nèi)部時鐘可作為一個備選的端口發(fā)送時鐘。
當(dāng)使用clk45、clk34和clk52引腳作為時鐘輸入時，還可以禁止clad，由外部提供所有三個時鐘。當(dāng)clad被禁止，而端口又被配置為使用clad時鐘作為發(fā)送時鐘時，被配置為ds3、e3和cc52的端口將分別使用clk45、clk34和clk52上的時鐘。當(dāng)clad被禁止時，clk45、clk34和clk52引腳上的時鐘頻率對于電路功能并無影響。但是，為了滿足某種成幀類型的標(biāo)準(zhǔn)通信頻率要求，這些頻率通常分別為44.76mhz、34.368mhz和51.84mhz。
clad[5:0]控制位確定是否使能clad，refclk引腳上為何種參考頻率，以及哪個clad時鐘輸入/輸出引腳作為時鐘輸出引腳。
當(dāng)clad[5:3] = 000、110或者111時，pll電路被禁止，clad時鐘輸入/輸出引腳上的信號被用作輸入時鐘。當(dāng)clad[5:3] = 001、010、011、100或者101時，零、一、二或三個pll電路被使能用來產(chǎn)生所需的時鐘，取決于clad[2:0]位、幀模式位(fm[5:0])、clad控制位(cladc)、環(huán)路時間模式位(loopt)和全局8k參考選擇位(g8krs[3:0])的設(shè)置。詳情參見下面的表2和表3。
舉例來講，如果在一個設(shè)計(jì)中端口只工作在ds3速率下，那么clad[5:3]可以設(shè)置為= 001。refclk引腳上的ds3時鐘被用于發(fā)送，沒有pll電路被使能。
如果某個時鐘頻率不被任何單元使用，那么就可以關(guān)閉用來產(chǎn)生該時鐘的pll。如果參考時鐘與內(nèi)部使用的某個時鐘相同，那么就可使用refclk引腳上的時鐘；用于產(chǎn)生該時鐘的pll就可以關(guān)閉。
ds31612、ds3168和ds3166的clad配置寄存器
寄存器名稱：gl.cr2
寄存器說明：全局控制寄存器2
寄存器地址：004h
bit 5至0: clad輸入/輸出模式[5:0] (clad[5:0])。 這些位控制著clad引腳refclk、clk45、clk34和clk52的工作模式。詳見表2和表3。
表2. clad時鐘源設(shè)置
表3. clad時鐘引腳輸出設(shè)置 
*注: 當(dāng)clad[5:3] = 000、110或者111時，clk45、clk34和clk52為輸入。
寄存器名稱：port.cr3
寄存器說明：端口控制寄存器3
寄存器地址：(00,02,04,06,08,0a,0c,0e,10,12,14,16)44h
bit 3: clad發(fā)送時鐘源控制(cladc)。 該位用于選擇clad時鐘作為內(nèi)部發(fā)送時鐘源。該位的功能與其他控制位的設(shè)置有關(guān)。
0 = 允許使用clad時鐘做為發(fā)送時鐘。
1 = 不采用clad時鐘作為發(fā)送時鐘(如果沒有使能環(huán)回功能，時鐘源為tclkin)。
結(jié)語
ds325x、ds316x、ds317x或者ds318x器件含有一個clad功能，可用于產(chǎn)生多種時鐘作為liu參考時鐘，或者供給用戶應(yīng)用作為發(fā)送時鐘。關(guān)于dallas semiconductor器件中clad的工作如有進(jìn)一步的問題，可通過電子郵件telecom.support@dalsemi.com (english only)或者致電usa 972-371-6555 (english only)，聯(lián)絡(luò)dallas semiconductor的電信應(yīng)用支持團(tuán)隊(duì)。
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