基于FPGA的圖像傳感器驅(qū)動(dòng)設(shè)計(jì)

汽車在給人們生活帶來便利的同時(shí)也帶來了交通事故。其中超速行駛是造成交通事故的重要隱患之一。據(jù)研究表明，目前針對(duì)車輛超速行駛情況的道路抓拍系統(tǒng)中所使用的圖像傳感器大多為小面陣器件，普遍為100萬～200萬像素,從而導(dǎo)致抓拍圖像的像素比較低、能夠同時(shí)抓拍的車道數(shù)較少等等問題。面對(duì)這一系列問題，大面陣的圖像傳感器便逐漸成了人們關(guān)注的熱點(diǎn)。在設(shè)計(jì)過程中，分析了具有500萬像素的CMOS圖像傳感器MT9P401的工作模式,選用QuartusⅡ做為開發(fā)工具，使用Verilog HDL語言對(duì)驅(qū)動(dòng)電路設(shè)計(jì)方案進(jìn)行了硬件描述，并對(duì)所設(shè)計(jì)的驅(qū)動(dòng)時(shí)序進(jìn)行仿真和驗(yàn)證。

1 MT9P401圖像傳感器介紹
1.1 主要特點(diǎn)
MT9P401是Micron公司的一款具有500萬像素的CMOS圖像傳感器。該芯片的主要特點(diǎn)有：圖像分辨率為2 592 H×1 944 V，像元尺寸為5.7 mm×4.28 mm，最大傳輸速率為96 Mb/s，相應(yīng)的采樣速率為14 f/s，動(dòng)態(tài)范圍為70.1 dB。
MT9P401圖像傳感器將像素矩陣、串行接口、陣列控制器、A/D轉(zhuǎn)換電路等集成在一起。當(dāng)MT9P401的像素矩陣受到光照時(shí)，由于光電效應(yīng)使光信號(hào)轉(zhuǎn)變?yōu)殡娦盘?hào)，由此產(chǎn)生的模擬信號(hào)傳送至內(nèi)部A/D轉(zhuǎn)換器，輸出相應(yīng)的數(shù)字信號(hào)。控制像素矩陣的信號(hào)由矩陣控制器產(chǎn)生，矩陣控制器通過串行接口操作。
1.2 電子曝光方式
MT9P401圖像傳感器有兩種電子曝光方式，分別對(duì)應(yīng)兩種不同的快門模式。
(1)電子卷簾快門(Electronic Rolling Shutter)：對(duì)任一像素，在曝光開始時(shí)將其清零，等待曝光時(shí)間過后，將信號(hào)值讀出。數(shù)據(jù)的讀出是串行的，所以清零、曝光、讀出也只能逐行順序進(jìn)行，通常是從上至下，和機(jī)械的焦平面快門非常像。此曝光方式的特點(diǎn)是每個(gè)像素曝光時(shí)長相同，但曝光時(shí)間點(diǎn)不同。
(2)全局快門(Global Shutter／Snapshot Shutter)：每個(gè)像素點(diǎn)增加了采樣保持單元，在指定時(shí)間內(nèi)對(duì)數(shù)據(jù)進(jìn)行采樣，然后順序讀出，這樣雖然后讀出的像素仍然進(jìn)行曝光，但存儲(chǔ)在采樣保持單元中的數(shù)據(jù)卻并未改變。因圖像的積分時(shí)間相等，所以每個(gè)像素點(diǎn)在同一瞬間曝光。此曝光方式的特點(diǎn)是能同時(shí)復(fù)位所有像素，但曝光時(shí)長不同，可用機(jī)械快門實(shí)現(xiàn)同時(shí)結(jié)束曝光。
1.3 像素?cái)?shù)據(jù)讀出時(shí)序分析
MT9P401圖像傳感器共有256個(gè)內(nèi)部寄存器，內(nèi)部寄存器的設(shè)置決定了MT9P401的工作狀態(tài)。MT9P401與外部控制器的通信依靠I2C總線[1]，在I2C總線協(xié)議下輸出每一幀圖像數(shù)據(jù)。默認(rèn)情況下，MT9P401的像素時(shí)鐘與外部輸入時(shí)鐘同步，MT9P401一幀圖像的像素包括1 944行和2 592列，每經(jīng)過一個(gè)像素時(shí)鐘周期，都有一個(gè)12 bit的像素?cái)?shù)據(jù)通過數(shù)據(jù)輸出引腳輸出，幀有效信號(hào)(Frame_Valid)的周期為70 ms，行有效信號(hào)(Line_Valid)的周期為35 μs。當(dāng)幀有效信號(hào)(Frame_Valid)和行有效信號(hào)(Line_Valid)均為高電平時(shí)，輸出像素?cái)?shù)據(jù)。當(dāng)幀有效信號(hào)(Frame_Valid)為低電平時(shí)，出現(xiàn)垂直消隱。當(dāng)行有效信號(hào)(Line_Valid)為低電平時(shí)，出現(xiàn)水平消隱。像素?cái)?shù)據(jù)讀出時(shí)序如圖1所示。

2 電路設(shè)計(jì)
2.1 電路硬件設(shè)計(jì)
電路硬件由電源模塊、時(shí)鐘模塊、CMOS圖像傳感器與FPGA通信模塊構(gòu)成。
(1)電源模塊
CMOS圖像傳感器部分按照MT9P401數(shù)據(jù)手冊上的要求應(yīng)提供5種電源，分別為：+1.8 V的數(shù)字電源VDD、+2.8 V的IO口驅(qū)動(dòng)電源VDDIO、+2.8 V的模擬電源VAA、+2.8 V的成像核心電源VDDPIX、+2.8 V的鎖相環(huán)電源VDDPLL。FPGA部分按照EP2C8T144C8數(shù)據(jù)手冊要求提供3種電源，分別為+1.2 V的數(shù)字電源VDD、+3.3 V的IO口驅(qū)動(dòng)電源VDDIO、+1.2 V的模擬電源VAA。
由于CMOS圖像傳感器的供電電源需要有較高的紋波抑制和噪聲，同時(shí)輸出壓降要低，結(jié)合設(shè)計(jì)低成本、低功耗等因素，在電源部分選擇TI公司的單端輸出LDO[2]（TPS77001、TPS79003）作為供電模塊。LDO的工作原理是通過負(fù)反饋調(diào)整輸出電流使輸出電壓保持不變。LDO是一個(gè)降壓型的DC/DC轉(zhuǎn)換器，因此Vin>Vout，它的工作效率可以用式(1)表示：

LDO的工作效率一般在60%～75%之間，產(chǎn)生的靜態(tài)電流較小。
(2)時(shí)鐘模塊
時(shí)鐘是整個(gè)電路中最重要、最特殊的信號(hào)，電路中各器件的動(dòng)作基本在時(shí)鐘的跳變沿上進(jìn)行，這就對(duì)系統(tǒng)時(shí)鐘信號(hào)的時(shí)延差要求非常小，否則容易造成時(shí)序邏輯狀態(tài)的錯(cuò)誤。因而在電路設(shè)計(jì)中保持時(shí)鐘信號(hào)的穩(wěn)定性有著非常重要的意義。在本設(shè)計(jì)中，FPGA的控制時(shí)鐘由外部50 MHz的有源晶振提供。為了防止振蕩器干擾電源，在有源晶振旁加上104去耦電容。CMOS圖像傳感器的外部輸入時(shí)鐘EXTCLK需要100 MHz，其由FPGA中的PLL[3]倍頻得到。
(3)CMOS圖像傳感器與FPGA通信模塊
MT9P401圖像傳感器的內(nèi)部寄存器決定了圖像傳感器的工作狀態(tài)，在圖像傳感器復(fù)位后，需要對(duì)這些內(nèi)部寄存器進(jìn)行配置，從而需要選用合理的外部控制器對(duì)其內(nèi)部寄存器進(jìn)行相關(guān)讀寫操作。本設(shè)計(jì)選用Altera公司生產(chǎn)的EP2C8T144C8作為MT9P401圖像傳感器的外部控制器，其有足夠的邏輯容量、PLL和I/O數(shù)量。通過EP2C8T144C8對(duì)MT9P401的內(nèi)部寄存器進(jìn)行設(shè)置，配置方式采用串行模式，通信協(xié)議采用I2C總線傳輸協(xié)議，從而驅(qū)動(dòng)出MT9P401的幀有效信號(hào)(Frame_Valid)和行有效信號(hào)(Line_Valid)。
除此之外，考慮到數(shù)字系統(tǒng)設(shè)計(jì)中的信號(hào)完整性(Signal Integrity，SI)、電源完整性(Power Integrity，PI)和電磁完整性(Electromagnetic Integrity,EMI)，在PCB板布線過程中盡量避免過孔，采用差分對(duì)設(shè)計(jì)走線，增加PCB電源/地平面的層數(shù)，等等，使設(shè)計(jì)整體的性能達(dá)到最優(yōu)狀態(tài)。