增強型并行端口EPP擴展移位寄存器輸出接口的方
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關鍵詞：增強型并行端口（EPP），移位寄存器輸出，CPLD，Verilog HDL
1 引 言
由于ISA總線插槽在臺式機中逐漸減少，甚至消失，微機控制系統(tǒng)中越來越多地利用并行口進行數(shù)據(jù)傳送。增強型并行端口EPP（Enhanced ParallelPort）不但與傳統(tǒng)的標準并行端口（SPP）兼容，而且傳送速率可以達到500k～2Mbyte／s（相當于ISA總線的傳送速率），特別是EPP提供了硬件握手信號，為軟硬件設計提供了方便。因此，工業(yè)控制中基于EPP的應用日益廣泛。
一些諸如熱印頭，LED顯示驅動器等點陣控制器件，由于控制點數(shù)多，一般使用移位寄存器接收數(shù)據(jù)。若采用并行I／O口產(chǎn)生移位寄存器輸出數(shù)據(jù)和同步脈沖，通常需要多個I／O讀寫周期。這里介紹一種利用EPP并行端口擴展移位寄存器輸出接口的方案，可在一個I／O讀寫周期完成一個字節(jié)的輸出，達到高速傳送的效果。
2 EPP協(xié)議簡介
EPP協(xié)議是IEEE1284中規(guī)定的一種雙向傳送并行接口，它保持了與標準并行口（SPP）的兼容性。表1是SPP和EPP的引腳定義及其功能。
EPP寄存器占用8個相鄰的I／O地址空間?；刂罚?～＋2與SPP相同，分別為SPP的數(shù)據(jù)寄存器、狀態(tài)寄存器和控制寄存器，對它們進行I／O操作不會產(chǎn)生EPP讀寫周期?；刂罚?為EPP地址口，基地址＋4為EPP數(shù)據(jù)口，對他們進行I／O操作就可以產(chǎn)生EPP地址或數(shù)據(jù)的讀寫周期。
3 移位寄存器輸出接口的實現(xiàn)
本文提出的EPP并行口擴展移位寄存器輸出接口方案，主要用了Wait握手信號。在移位寄存器移位過程中，保持Wait信號為低，阻止EPP周期結束，使移位輸出在一個EPP周期內完成。另外使用一個計數(shù)器來控制移位寄存器移位，保證一個EPP周期內只發(fā)生8個移位動作，以防數(shù)據(jù)出錯。
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