雙CPU之間的數(shù)據(jù)通信實現(xiàn)

1 引言

數(shù)字信號處理器（DSP）是一種適合于實現(xiàn)各種數(shù)字信號處理運算的微處理器，具有下列主要結(jié)構(gòu)特點：（1）采用改進型哈佛（Harvard）結(jié)構(gòu)，具有獨立的程序總線和數(shù)據(jù)總線，可同時訪問指令和數(shù)據(jù)空間，允許實際在程序存儲器和數(shù)據(jù)存儲器之間進行傳輸；（2）支持流水線處理，處理器對每條指令的操作分為取指、譯碼、執(zhí)行等幾個階段，在某一時刻同時對若干條指令進行不同階段的處理；（3）片內(nèi)含有專門的硬件乘法器，使乘法可以在單周期內(nèi)完成；（4）特殊的指令結(jié)構(gòu)和尋址方式，滿足數(shù)字信號處理FFT、卷積等運算要求；（5）快速的指令周期，能夠在每秒鐘內(nèi)處理數(shù)以千萬次乃至數(shù)億次定點或浮點運算；（6）大多設(shè)置了單獨的DMA總線及其控制器，可以在基本不影響數(shù)字信號處理速度的情況下進行高速的并行數(shù)據(jù)傳送。

由一片DSP加上存儲器、模/數(shù)轉(zhuǎn)換單元和外設(shè)接口就可以構(gòu)成一個完整的控制系統(tǒng)，但這種方案要達到高速實時控制是不可行的。因為一個實時控制系統(tǒng)一般需要完成數(shù)據(jù)采集、模/數(shù)轉(zhuǎn)換、分析計算、數(shù)/模轉(zhuǎn)換、實時過程控制以及顯示等任務(wù)，單靠一片DSP來完成這些工作勢必會大大延長系統(tǒng)對控制對象的控制周期，從而影響整個系統(tǒng)的性能。所以我們添加一個CPU，負責(zé)數(shù)據(jù)采集、模/數(shù)轉(zhuǎn)換、過程控制以及人機接口等任務(wù)，使DSP專注于系統(tǒng)控制算法的實現(xiàn)，充分利用它的高速數(shù)據(jù)處理能力。從性能價格比的角度出發(fā)，這個CPU采用8位的51系列單片機。這時，兩個CPU之間的數(shù)據(jù)共享就成了一個重要的問題。

采用雙口RAM（簡稱DRAM）是解決CPU之間的數(shù)據(jù)共享的有效辦法。與串行通信相比，采用雙口RAM不僅數(shù)據(jù)傳輸速度高，而且抗干擾性能好。在筆者實驗室研制的電力有源濾波器中，選用了TI公司的第三代DSP芯片TMS320C32和51系列單片機89C52作為控制系統(tǒng)的CPU。兩個CPU之間通過雙口RAM CY7C133完成數(shù)據(jù)交換。但在實際使用過程中遇到了89C52 與雙口RAM總線寬度不匹配的問題，需要進行接口電路的設(shè)計。

2 雙口RAM CY7C133的內(nèi)部結(jié)構(gòu)和功能

CY7C133是CYPRESS公司研制的高速2K×16CMOS雙端口靜態(tài)RAM，具有兩套相互獨立、完全對稱的地址總線、數(shù)據(jù)總線和控制總線，采用68腳 PLCC封裝形式，最大訪問時間可以為25/35/55 ns。采用主從模式可以方便地將數(shù)據(jù)總線擴展成32位或更寬。各引腳的功能如表1所示，內(nèi)部功能框圖如圖1所示。

CY7C133允許兩個CPU同時讀取任何存儲單元（包括同時讀同一地址單元），但不允許同時寫或一讀一寫同一地址單元，否則就會發(fā)生錯誤。雙口RAM中引入了仲裁邏輯（忙邏輯）電路來解決這個問題：當左右兩端口同時寫入或一讀一寫同一地址單元時，先穩(wěn)定的地址端口通過仲裁邏輯電路優(yōu)先讀寫，同時內(nèi)部電路使另一個端口的信號有效，并在內(nèi)部禁止對方訪問，直到本端口操作結(jié)束。BUSY信號可以作為中斷源指明本次操作非法。在主從模式中，主芯片的信號接上拉電阻作為輸出，從芯片的信號作為寫禁止輸入。

3 DSP、單片機與雙口RAM之間的接口電路

89C52的地址總線寬度為16位，數(shù)據(jù)總線為8位；TMS320C32的數(shù)據(jù)總線寬度為32位，地址總線寬度為24位。而CY7C133的數(shù)據(jù)總線寬度為16位，地址總線寬度為11位，所以TMS320C32與雙口RAM的接口并無特別之處，但是89C52與雙口RAM之間的接口電路中就需要對89C52進行總線擴展了。具體做法是利用鎖存器74HC373的鎖存功能，通過對其使能信號的控制，進行分時讀寫，實現(xiàn)數(shù)據(jù)總線的擴展，即利用鎖存器作為虛擬總線。具體的讀寫過程、讀寫信號及鎖存器使能信號的產(chǎn)生將在下面詳細說明。DSP、單片機與雙口RAM之間的接口電路如圖2所示。