電平位移電路應用于負電源的設計

摘要：本文設計了一種應用于負電源的電平位移電路。實現(xiàn)從0～8V低壓邏輯輸入到8～-100V高壓驅(qū)動輸出的轉(zhuǎn)換。分析了該電路的結(jié)構(gòu)和工作原理?；诖穗娐方Y(jié)構(gòu)設計了滿足應用要求的高壓薄膜SOI LDMOS器件。分析了器件的工作狀態(tài)以及耐壓機理，并利用工藝器件聯(lián)合仿真對器件的電學特性進行了優(yōu)化設計。

　　關鍵詞：電平位移;薄膜SOI;LDMOS;負電源;開態(tài)擊穿電壓

　　在柵驅(qū)動電路中需要電平位移電路來實現(xiàn)從低壓控制輸入到高壓驅(qū)動輸出的電平轉(zhuǎn)換。而在一些領域如SOC中的待機模式激活、ESD保護等需要能工作在負電源的電平位移電路。

　　SOI(Silicon-On-Insulator)技術(shù)以其高速、低功耗、高集成度、極小的寄生效應以及良好的隔離等特點，在集成電路設計應用中倍受青睞。

　　本文基于SOI高壓集成技術(shù)設計了電源電壓為8～-100V的電平位移電路，并對電路中的核心LDMOS器件進行了設計和模擬仿真優(yōu)化。

　　1 電路結(jié)構(gòu)

　　傳統(tǒng)正電源應用的電平位移電路結(jié)構(gòu)如圖1(a)所示。L1、L2、L3是由邏輯電路部分產(chǎn)生的低壓時序控制信號，N1、N2、N3為高壓nLDMOS器件，P1、P2、P3為高壓平pLDMOS器件。由P1，P2和N1、N2構(gòu)成的電平位移單元將L1、L2的低壓邏輯信號轉(zhuǎn)變?yōu)榭梢钥刂芇3管的高壓電平，與L3一起控制由P3和N3組成的反向輸出級，從而實現(xiàn)從低壓邏輯信號到高壓驅(qū)動輸出的轉(zhuǎn)換。

　　在正電源電平位移電路中，由于nLDMOS的源極為低壓，所以可以通過低壓邏輯部分來控制其開關狀態(tài)，而源極為高壓的pLDMOS則通過電平位移來控制。當高壓驅(qū)動電壓為8～-00V，低壓邏輯部分工作電壓為0～8V時，電平位移轉(zhuǎn)換部分的電壓分布本身沒有改變，但是在和低壓控制端接合時，與傳統(tǒng)的正電源相比電平發(fā)生了改變，就需要重新設計低壓邏輯的控制方式。此時，nLDMOS的源極為-100V電壓，顯然不能通過低壓邏輯控制部分的0～8V電壓來實現(xiàn)控制，而pLDMOS的源極為8V電源。因此采用了低壓邏輯輸出直接控制pLDMOS，而nLDMOS則通過電平位移來控制的方法，如圖1(b)所示。

　　2 器件設計及優(yōu)化

　　由于負電源供電的電平位移電路結(jié)構(gòu)的改變，應用于正電源的常規(guī)nLDMOS和pLDMOS不能滿足該電路結(jié)構(gòu)要求。在正電源供電的電平位移電路中，由于pLDMOS的源端接高壓電源，其柵源需要承受高壓，所以pLDMOS采用了厚柵氧的結(jié)構(gòu)，如圖2(a)所示。在使用負電源的電平位移電路結(jié)構(gòu)中(圖1(b))，pLDMOS的源端為邏輯高壓8V，柵端由低壓邏輯0～8V電壓控制，因此柵源不再承受高壓。但是nLDMOS的源端為負電源的最低電位，其柵源需要承受高壓，因此高壓nLDMOS需要采用厚柵氧結(jié)構(gòu)，如圖2(b)所示。

　　電源的改變不僅僅改變了電路的結(jié)構(gòu)，nLDMOS的厚柵氧，同時器件的耐壓機理也發(fā)生了改變?？紤]到低壓管的背柵效應，SOI材料的襯底只能接地，因此源漏電平的改變將引起nLDMOS和pLDMOS耐壓機理的改變。圖3是利用工藝(Tsuprem4)、器件(Medici)聯(lián)合仿真得到的正電源和負電源電平位移電路中高壓nLDMOS和pLDMOS關態(tài)擊穿時等勢線分布對比圖。對于nLDMOS，常規(guī)正電源應用的襯底電位對于漂移區(qū)來說是輔助耗盡作用，這就是常規(guī)SOI中的RESURF原理。但是對于負電源的nLDMOS來說，襯底不再起輔助耗盡SOI層漂移區(qū)的作用(圖3(b))。對于pLDMOS來說，情況剛好相反。所以針對負電源應用，兩種器件都要進行相應的優(yōu)化處理。