邏輯器件的使用指南

1：多余不用輸入管腳的處理
在多數(shù)情況下，集成電路芯片的管腳不會全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管腳，但實際上通常不會全部使用，這樣就會存在懸空端子。所有數(shù)字邏輯器件的無用端子必須連接到一個高電平或低電平，以防止電流漂移（具有總線保持功能的器件無需處理不用輸入管腳）。究竟上拉還是下拉由實際器件在何種方式下功耗最低確定。244、16244經(jīng)測試在接高電平時靜態(tài)功耗較小，而接地時靜態(tài)功耗較大，故建議其無用端子處理以通過電阻接電源為好，電阻值推薦為1～10K。
2：選擇板內(nèi)驅(qū)動器件的驅(qū)動能力，速度，不能盲目追求大驅(qū)動能力和高速的器件，應該選擇能夠滿足設計要求，同時有一定的余量的器件，這樣可以減少信號過沖，改善信號質(zhì)量。并且在設計時必須考慮信號匹配。
3：在對驅(qū)動能力和速度要求較高的場合，如高速總線型信號線，可使用ABT、LVT系列。板間接口選擇ABT16244/245或LVTH16244/245，并在母板兩端匹配，在不影響速度的條件下與母板接口盡量串阻，以抑制過沖、保護器件，典型電阻值為10-200Ω左右，另外，也可以使用并接二級管來進行處理，效果也不錯，如1N4148等（抗沖擊較好）。
4：在總線達到產(chǎn)生傳輸線效應的長度后，應考慮對傳輸線進行匹配，一般采用的方式有始端匹配、終端匹配等。
始端匹配是在芯片的輸出端串接電阻，目的是防止信號畸變和地彈反射，特別當總線要透過接插件時，尤其須做始端匹配。內(nèi)部帶串聯(lián)阻尼電阻的器件相當于始端匹配，由于其阻值固定，無法根據(jù)實際情況進行調(diào)整，在多數(shù)場合對于改善信號質(zhì)量收效不大，故此不建議推薦使用。始端匹配推薦電阻值為10～51Ω，在實際使用中可根據(jù)IBIS模型模擬仿真確定其具體值。
由于終端匹配網(wǎng)絡加重了總線負載，所以不應該因為匹配而使Buffer的實際驅(qū)動電流大于驅(qū)動器件所能提供的最大Source、Sink電流值。
應選擇正確的終端匹配網(wǎng)絡，使總線即使在沒有任何驅(qū)動源時，其線電壓仍能保持在穩(wěn)定的高電平。
5：要注意高速驅(qū)動器件的電源濾波。如ABT、LVT系列芯片在布線時，建議在芯片的四組電源引腳附近分別接0.1μ或0.01μ電容。
6：可編程器件任何電源引腳、地線引腳均不能懸空；在每個可編程器件的電源和地間要并接0.1uF的去耦電容，去耦電容盡量靠近電源引腳，并與地形成盡可能小的環(huán)路。
7：收發(fā)總線需有上拉電阻或上下拉電阻，保證總線浮空時能處于一個有效電平，以減小功耗和干擾。
8：373/374/273等器件為工作可靠，鎖存時鐘輸入建議串入10－200歐電阻。
9：時鐘、復位等引腳輸入往往要求較高電平，必要時可上拉電阻。
10：注意不同系列器件是否有帶電插拔功能及應用設計中的注意事項，在設計帶電插拔電路時請參考公司的《單板帶電插拔設計規(guī)范》。
11：注意電平接口的兼容性。選用器件時要注意電平信號類型，對于有不同邏輯電平互連的情況，請遵守本規(guī)范的相應的章節(jié)的具體要求。
12：在器件工作過程中，為保證器件安全運行，器件引腳上的電壓及電流應嚴格控制在器件手冊指定的范圍內(nèi)。邏輯器件的工作電壓不要超出它所允許的范圍。
13：邏輯器件的輸入信號不要超過它所能允許的電壓輸入范圍，不然可能會導致芯片性能下降甚至損壞邏輯器件。
14：對開關量輸入應串電阻，以避免過壓損壞。
15：對于帶有緩沖器的器件不要用于線性電路，如放大器、TTL、CMOS器件的互連