亞微米IC設(shè)計(jì)挑戰(zhàn)

在芯片科技日新月異的驅(qū)策下，設(shè)計(jì)挑戰(zhàn)也持續(xù)倍增;全球消費(fèi)者導(dǎo)向市場(chǎng)瞬息萬(wàn)變，設(shè)計(jì)師的效率也愈形重要。與幾代之前的芯片相比較，今日的實(shí)體設(shè)計(jì)復(fù)雜程度常令人瞠目結(jié)舌;特別在互連性(Interconnectivity)的焦點(diǎn)上，更令時(shí)下所面臨的議題更形復(fù)雜。

　　其次，功能的復(fù)雜性日增，意謂著繞線可能更長(zhǎng)，使得繞線層間的阻抗變異隨之增加2~3倍，以模塊形式出現(xiàn)的繞線難度更可能達(dá)10倍;再者，微通道阻性常是線阻的2~3倍，導(dǎo)致復(fù)雜的時(shí)脈破壞整體互連管理穩(wěn)定的現(xiàn)象更加嚴(yán)重，而現(xiàn)今先進(jìn)半導(dǎo)體制造工藝與設(shè)計(jì)的變異性，在正確的時(shí)序簽證(sign-off)與實(shí)作之間，也需要更緊密的連結(jié);故良率問題也不再被視為后續(xù)流程，轉(zhuǎn)而被納入整體設(shè)計(jì)流程中。

　　客戶面臨的挑戰(zhàn)不斷升高

　　新一代的布局與繞線作法于90年代末期開始架構(gòu)，將實(shí)體設(shè)計(jì)整合為單一執(zhí)行工具。然而，這些解決方案卻有其局限性，因?yàn)閭鹘y(tǒng)設(shè)計(jì)標(biāo)的，如：區(qū)域、時(shí)序、信號(hào)整合、測(cè)試與耗電量等，雖呈現(xiàn)高度相依性，但在布局、時(shí)脈樹合成與繞線都成為獨(dú)立而不相關(guān)的步驟、且各階段的設(shè)計(jì)工具多彼此獨(dú)立、須經(jīng)繁復(fù)轉(zhuǎn)檔處理的情況下，已然對(duì)現(xiàn)代IC的復(fù)雜設(shè)計(jì)造成莫大困擾。

　　此外，良率最佳化與時(shí)序簽證(sign-off)也都是個(gè)別獨(dú)立的步驟，且被視為是“后續(xù)流程”處理，諸多挑戰(zhàn)全都需要新的實(shí)體設(shè)計(jì)解決方案加以因應(yīng)。在有限預(yù)算及時(shí)間的權(quán)衡下，一個(gè)緊密整合多項(xiàng)相依性工具、能貫穿從RTL到GDS-II整體流程的平臺(tái)，便成了設(shè)計(jì)人員引領(lǐng)期盼的解決之道。知名EDA工具廠商新思科技(Synopsys)于2003年所推出的第一代Galaxy Design Platform，問市后頗受設(shè)計(jì)人員的好評(píng);其中提供Galaxy實(shí)體實(shí)作的Physical Compiler 與Astro，更成了設(shè)計(jì)時(shí)苛求最佳結(jié)果品質(zhì)的理想工具，正好彌補(bǔ)了這部分的需求缺口。

　　Synopsys表示，Physical Compiler與Astro是最早引進(jìn)90納米設(shè)計(jì)成功量產(chǎn)的先進(jìn)技術(shù)，在前100個(gè)tapeouts中，有2/3皆來自于這兩者的貢獻(xiàn)。截至2005年元月止，此技術(shù)仍是協(xié)助65納米與45納米設(shè)計(jì)成功產(chǎn)出的主要工具。Galaxy Design Platform為一開放整合設(shè)計(jì)實(shí)作平臺(tái)，建構(gòu)于Synopsys既有設(shè)計(jì)工具及開放MilkywayTM數(shù)據(jù)庫(kù)之上，結(jié)合一致的時(shí)序、SI分析、通用鏈接庫(kù)、延遲計(jì)算、限制、測(cè)試能力與實(shí)體驗(yàn)證，提供從RTL一直到硅晶的整合流程。

　　實(shí)體設(shè)計(jì)的生力軍—IC

　　Compiler

　　下一代的實(shí)體設(shè)計(jì)系統(tǒng)IC Compiler，為Synopsys Galaxy Design Platform 2005的核心，其設(shè)計(jì)概念就在解決這些浮現(xiàn)的挑戰(zhàn)，提供從RTL到芯片的一貫解決方案。在整合以往各自獨(dú)立的作業(yè)之后，使這一代的布局與繞線工具更臻完美;IC Compiler首創(chuàng)將實(shí)體合成、時(shí)脈樹合成、繞線、良率最佳化與簽證(sign-off)相互關(guān)連加以整合，成為實(shí)體設(shè)計(jì)解決方案，從而創(chuàng)造出無與倫比的設(shè)計(jì)效能與設(shè)計(jì)師生產(chǎn)力。

　　繼去年于臺(tái)灣地區(qū)成立研發(fā)中心后，Synopsys為持續(xù)其深耕臺(tái)灣、永續(xù)經(jīng)營(yíng)的企業(yè)理念，于日前的“新思科技GalaxyTM IC Compiler亞太區(qū)發(fā)表會(huì)”中，邀請(qǐng)經(jīng)濟(jì)部為新思科技在IC設(shè)計(jì)上的“持續(xù)創(chuàng)新實(shí)踐承諾”做見證，并與工研院簽訂技術(shù)合作備忘錄，加強(qiáng)雙方未來的交流。這次所發(fā)表的“GalaxyTM IC Compiler”，為新一代系統(tǒng)芯片(SoC)設(shè)計(jì)的實(shí)體設(shè)計(jì)系統(tǒng)。首創(chuàng)將實(shí)體合成、時(shí)脈樹合成、繞線、良率最佳化與簽證(sign-off)相互關(guān)聯(lián)性，整合為單一實(shí)體設(shè)計(jì)解決方案，創(chuàng)造極佳的設(shè)計(jì)效能并提升設(shè)計(jì)師的生產(chǎn)力。

　　Synopsys GalaxyTM Design Platform的核心—IC Compiler，同時(shí)對(duì)實(shí)體實(shí)作，從備妥電路節(jié)點(diǎn)清單一直到待試產(chǎn)、GDSII產(chǎn)出的整套流程，提供最完整的支持。該解決方案由IC Compiler、Design Compiler與簽證(sign-off)產(chǎn)品組成，其中Design Compiler用于RTL合成、IC Compiler則提供實(shí)體實(shí)作的所有功能。對(duì)所有實(shí)體設(shè)計(jì)系統(tǒng)而言，與簽證(sign-off)相互關(guān)連是達(dá)成設(shè)計(jì)收斂的重要關(guān)鍵。為確保相互關(guān)連性，IC Compiler采取共享一般鏈接庫(kù)、限制、延遲計(jì)算、擷取，甚至于是簽證(sign-off)業(yè)界標(biāo)準(zhǔn)(PrimeTime and Star-RCXTTM)的回歸測(cè)試。

　　XPS技術(shù)延伸QoR優(yōu)勢(shì)

　　IC Compiler獨(dú)特的架構(gòu)能藉由消除彼此的間隔而統(tǒng)一實(shí)體設(shè)計(jì)，同時(shí)在最佳化技術(shù)、增加良率與時(shí)序/信號(hào)完整性簽證(sign-off)方面，引進(jìn)創(chuàng)新技術(shù)—“延伸實(shí)體合成”(XPS)技術(shù)。它可延伸實(shí)體合成成為整體的配置與繞線，打破目前存在于這一代解決方案之布局、時(shí)脈樹與繞線間的藩籬，促成統(tǒng)一的實(shí)體設(shè)計(jì);直接與PrimeTime和Star-RCXT相連，并提供精準(zhǔn)的簽證(sign-off)數(shù)據(jù)，在最終階段促成逐步最佳化。如此便可更直接且能預(yù)期簽證(sign-off)確認(rèn)過的最終效能。此一簽證(sign-off)導(dǎo)向設(shè)計(jì)，對(duì)整個(gè)設(shè)計(jì)流程具有收斂作用，以提供最快速的結(jié)果需時(shí)(TTR)。

　　XPS延伸實(shí)體合成成為整體的配置與繞線，打破這些步驟之間的藩籬，使互連延遲可增加，因此實(shí)現(xiàn)更積極的最佳化并產(chǎn)生大幅強(qiáng)化的結(jié)果。IC Compiler包括許多良率性能設(shè)計(jì)，例如：良率導(dǎo)向的實(shí)體合成、多模與多角最佳化、可識(shí)別耗電布局、優(yōu)先繞線規(guī)則、微信道最小化與冗余、時(shí)序?qū)虿季€、時(shí)序?qū)蚪饘偬畛?、關(guān)鍵區(qū)域?qū)蚶@線、可識(shí)別蝕刻繞線以及將設(shè)計(jì)意圖套用至蝕刻使RET應(yīng)用更具效率。由于其在最佳化能力、設(shè)計(jì)者生產(chǎn)力與良率最佳化的諸多優(yōu)勢(shì)，特別適合130納米以下的設(shè)計(jì)范圍;可支持所有Galaxy Design Platform支持的計(jì)算機(jī)平臺(tái)，包括執(zhí)行32位及64位硬件平臺(tái)的Linux與Solaris操作系統(tǒng)。

　　目前Galaxy Design Platform中的實(shí)體實(shí)作是由Physical Compiler、Astro與JupiterXT提供，而IC Compiler則更進(jìn)一步發(fā)揚(yáng)光大。對(duì)于新舊產(chǎn)品是否有自相殘殺的疑慮?Synopsys表示，兩者并不會(huì)有相互取代之虞;未來除了將持續(xù)全面支持并加強(qiáng)Physical Compiler與Astro外，并可因應(yīng)客戶需求，協(xié)助轉(zhuǎn)移到新一代的實(shí)體實(shí)作系統(tǒng)。另Synopsys將從2005年6月起，推出生產(chǎn)用的IC Compiler。

　　瞻前顧后的深亞微米測(cè)試—DFT Compiler MAX

　　隨著制程微縮進(jìn)展的另一項(xiàng)副作用是，數(shù)據(jù)壓縮的問題。Synopsys測(cè)試事業(yè)部產(chǎn)品行銷經(jīng)理Cy Hay在接受本刊專訪時(shí)表示，當(dāng)制程進(jìn)入130納米后，會(huì)衍生以下原生挑戰(zhàn)有待克服：1.制程需加入銅元素，但其腐蝕性會(huì)電路造成傷害，甚至引發(fā)短路現(xiàn)象;2.高度整合下將使噪聲干擾的幾率倍增;3.電壓分布和功耗的問題;4.有限尺寸上的電路印刷錯(cuò)誤;5.隨機(jī)出現(xiàn)不可預(yù)期的錯(cuò)誤;6.電路信道更窄小所帶來的失誤。他表示，這些問題過去未必全然不會(huì)出現(xiàn)，只是當(dāng)制程在進(jìn)入130納米后，其發(fā)生的機(jī)率將是固有0.18微米的10~20倍!實(shí)不容輕忽。

　　自從IBM在1977年率先發(fā)表掃瞄測(cè)試的方法后，Synopsys隨后在1993年開始將此概念發(fā)揚(yáng)光大，相繼推出1-Pass Test Synthesis(單次掃瞄測(cè)試整合)、TetraMAX ATPG(只要事先輸0與1的判別型態(tài)，即可自動(dòng)產(chǎn)業(yè)圖案供判讀)和實(shí)體掃瞄整合。而2001年TetraMAX DSMTest的推出是個(gè)重要的里程碑，乃針對(duì)深次微米所新衍生的制程缺點(diǎn)而創(chuàng)新的測(cè)試方法，帶有診斷功能。2002年的SoC BIST進(jìn)一步將自我測(cè)試功能內(nèi)建于其中，對(duì)高階的單芯片進(jìn)行縝密的偵測(cè)，數(shù)據(jù)壓縮量高達(dá)1,000倍;由于其容易使用和高偵測(cè)品質(zhì)的特性，SoC BIST已陸續(xù)獲nVidia、ATi和Toshiba等大廠的采用。

　　去年，Synopsys更將測(cè)試觸角伸及良率診斷領(lǐng)域，不僅能糾出傳統(tǒng)方法所無法察知的瑕疪，更是貫穿RTL和Adaptive的關(guān)鍵橋梁，徹底打破了三者之間的籓籬。總括這套DFT(Design for test)整合性解決方案所帶來的效益如下：1.內(nèi)建于系統(tǒng)之中，與前端設(shè)計(jì)流程緊密結(jié)合，只須使用同一種語(yǔ)法即可輕松作業(yè);2.僅需犧牲約0.5%的芯片面積，且接口容易使用;3.數(shù)據(jù)壓縮比為10~50倍，可依需要自定，高階單芯片測(cè)試部分甚至可高達(dá)1,000倍，可大幅節(jié)省記憶空間及測(cè)試時(shí)間;4.布局上沒有擁擠的問題，也不會(huì)擾亂時(shí)序;5.測(cè)試涵蓋率達(dá)97.23%。

　　結(jié) 語(yǔ)

　　科技的進(jìn)步加上消費(fèi)者導(dǎo)向的市場(chǎng)瞬息萬(wàn)變，導(dǎo)致結(jié)果與成本同等重要且彼此關(guān)系密切，于是需要系統(tǒng)化解決方案處理如此多變的環(huán)境。從RTL一路到芯片的制程中，提供時(shí)序、區(qū)域、耗電量、信號(hào)完整性、繞線力與良率共同一致的最佳化。隨著科技的挑戰(zhàn)不斷倍增，尖端客戶與Synopsys的合作促成Galaxy Design Platform的持續(xù)演進(jìn)，并發(fā)展出IC Compiler，成為實(shí)體設(shè)計(jì)在效能與生產(chǎn)力方面的關(guān)鍵。

　　而新一代的DFT整合解決方案—DFT Compiler MAX，可提供單次測(cè)試數(shù)據(jù)量壓縮功能，以解決在130nm及更小的制程技術(shù)中，所遭遇到的設(shè)計(jì)及測(cè)試挑戰(zhàn)。DFT Compiler MAX為Synopsys獨(dú)特之單次測(cè)試整合解決方案的延伸，可提供高達(dá)10～50倍壓縮率的簡(jiǎn)易測(cè)試數(shù)據(jù)量壓縮，進(jìn)而在未大幅影響測(cè)試成本的情況下，實(shí)現(xiàn)涵蓋錯(cuò)誤范圍廣大的深次微米(DSM)測(cè)試。此解決方案開放地與Synopsys的Design Compiler?罷?鯣alaxyTM Design Platform相整合，以達(dá)到最佳的時(shí)序收斂(timing closure)，并協(xié)助不具備測(cè)試專長(zhǎng)的設(shè)計(jì)者，消除設(shè)計(jì)與測(cè)試實(shí)作之間昂貴的重復(fù)步驟。