CMOS分頻電路的設計

討論了用于高速串行收發(fā)系統(tǒng)接收端的時鐘分頻電路的設計。通過對扭環(huán)計數(shù)器工作原理的分析,提出了一種基于類扭環(huán)計數(shù)器的分頻電路,該電路可以模式可選的實現(xiàn)奇數(shù)和偶數(shù)分頻,并達到相應的占空比。所設計電路在SMIC 0.18um CMOS工藝下采用Cadence公司的Spectre進行了仿真,結果顯示電路可對1.25GHz時鐘完成相應分頻。

1 引言

目前，在高速串行數(shù)據(jù)傳輸系統(tǒng)中，傳送的數(shù)據(jù)大多采用8B/10B 編碼方案編碼成自同 步的數(shù)據(jù)流，因此在接收端為了進行8B/10B 解碼，需要對數(shù)據(jù)進行1:8/1:10 的串并轉換； 在高速收發(fā)系統(tǒng)中，為在特定工藝下實現(xiàn)更高的傳輸速率，通常采用半速率結構，這樣可以 有效降低芯片上的時鐘頻率，從而使電路能夠以較低的功耗和簡單的結構適應高速數(shù)據(jù)流的 處理。因此為了完成對串行輸入數(shù)據(jù)的1:8/1:10 解復用，首先需要提供占空比和抖動性能滿 足相應要求的4 分頻或5 分頻時鐘。本文即討論了在高速收發(fā)系統(tǒng)的接收端如何設計模式可 選的4 分頻和5 分頻電路，所設計電路不僅實現(xiàn)了對參考時鐘的4 或5 分頻，同時實現(xiàn)了分 頻后時鐘的不同占空比。

本文第 2 部分簡單介紹了扭環(huán)計數(shù)器的工作原理，并根據(jù)實際提出了一種類扭環(huán)計數(shù)器 的分頻方法；第3 部分討論了基于類扭環(huán)計數(shù)器的CMOS 分頻電路的設計實現(xiàn)與仿真；第 4 部分對設計過程進行了簡單總結。

2 類扭環(huán)計數(shù)器的工作原理

扭環(huán)型計數(shù)器也稱約翰遜計數(shù)器，是由移位寄存器加上一定的反饋網絡構成的，用移位 寄存器構成扭環(huán)計數(shù)器的框圖見圖1，它是由一個移位寄存器和一個組合反饋邏輯電路閉環(huán) 構成，反饋電路的輸出接向移位寄存器的串行輸入端，其輸入端接向移位寄存器最低位的反 向輸出端，因而其計數(shù)長度N=2n。經過n 個時鐘后，計數(shù)器的狀態(tài)與初始狀態(tài)正好相反， 必須再經過n 個時鐘后才能扭回原狀態(tài)。

然而由于移位寄存器由一組 D 觸發(fā)器構成，因而只能實現(xiàn)對輸入時鐘的整數(shù)計數(shù)，也就無法完成特定占空比的奇數(shù)分頻?？紤]到鎖存器每級的保持時間為半個時鐘周期，因而可 以采用由鎖存器組成的類扭環(huán)形計數(shù)器實現(xiàn)時鐘分頻。可以想象：經兩級鎖存器延遲1 個時 鐘周期，經三級延遲1.5 個周期，經四級延遲2 個時鐘周期，……，依次類推。而時鐘分頻 電路要實現(xiàn)可控制的4 分頻或5 分頻，同時還要使占空比滿足要求，因此，可以通過相應的 控制、反饋邏輯讓輸出時鐘信號滿足需要的相位關系。

3 分頻電路的 CMOS 實現(xiàn)與仿真

根據(jù)第二部分的分析以及實際的使用要求，設計出如圖2 所示的時鐘分頻電路，圖中 Mode 為分頻模式選擇信號：Mode 為低，完成對輸入時鐘信號clkI、clkIN 的4 分頻；Mode 為高，進行5 分頻。分頻后時鐘進行后續(xù)的數(shù)據(jù)串并轉換使用，因使用角度不同，需要產生 不同的分頻時鐘。用于移位存儲鏈的時鐘占空比：Mode 為低，即4 分頻時為1:3；Mode 為 高，即5 分頻時為1:4；用作同步輸出的時鐘占空比均為1:1。

由圖 2 可以看出，時鐘分頻模塊由一個類扭環(huán)計數(shù)器和相應組合邏輯、反饋網絡組成。

類扭環(huán)計數(shù)器是該電路的核心，其由圖3 所示的鎖存器和輔助邏輯組成。該電路在Mode 信 號為不同電平時可以完成對輸入時鐘的4 分頻和5 分頻。其工作過程可分析如下：

當控制信號 Mode＝‘0’，即對時鐘進行4 分頻時，類扭環(huán)計數(shù)器的工作路徑是1s→2s →3s→4s→9s→1s，該電路是可以自啟動的，假定初時狀態(tài)為10101，那么其工作過程為：

至此出現(xiàn)了循環(huán)，從其工作過程可以看出，分頻后時鐘的周期是輸入時鐘的4 倍（8× T/2=4T），即4 分頻。為了實現(xiàn)相應的時鐘占空比要求，結合圖2 和上述分析中可知，輸出 時鐘信號：

clk_4_5= 2s ，其占空比＝1:1；clk_4_5_N=2s，其占空比＝1:1；

clk_4_5_div_1:1= 4s ，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:3。

當控制信號 Mode＝‘1’，即對時鐘進行5 分頻時，類扭環(huán)計數(shù)器的工作路徑是1s→2s→3s→4s→5s→6s→7s→8s→9s→1s，該電路是可以自啟動的，假定初時狀態(tài)為100101010，那么其工作過程為：

至此出現(xiàn)了循環(huán)，從其工作過程可以看出，分頻后時鐘的周期是輸入時鐘的5 倍（10 ×T/2=5T），即5 分頻。為了實現(xiàn)相應的時鐘占空比要求，結合圖2 和上述分析可知，輸出 時鐘信號：

clk_4_5= 2s ，其占空比＝3:2；clk_4_5_N=2s，其占空比＝2:3；

clk_4_5_div_1:1= 4s ，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:4。

對于時鐘信號 clk_4_5 和clk_4_5_N，其占空比應為1:1，但此處僅從電路上觀察直接的 功能效果并不能達到，因此需要在2s 信號輸出前將其通過由緩沖器鏈組成的占空比調整電 路，通過調整信號的上升、下降時間達到預期要求。

采用Cadence 公司的Spectre 仿真工具在SMIC 0.18um CMOS 工藝下對時鐘分頻電路進 行仿真，可得仿真波形如圖4 和圖5 所示。圖4 所示為核心電路：類扭環(huán)計數(shù)器的工作波形。 圖5 是類扭環(huán)計數(shù)器各級輸出信號經過組合邏輯后所得到的相應分頻后時鐘信號。從圖4、 圖5 可以看出，時鐘分頻結果與預期功能要求一致。

4 小結

本文分析了用于高速收發(fā)系統(tǒng)接收端的時鐘分頻電路的設計，通過對扭環(huán)計數(shù)器計數(shù)原 理的分析，提出了一種基于類扭環(huán)計數(shù)器的分頻電路，該電路可以模式可選的實現(xiàn)奇數(shù)分頻 和偶數(shù)分頻，并根據(jù)實際需要通過組合邏輯、反饋網絡達到相應的占空比。文中給出了該電 路的CMOS實現(xiàn)，并在SMIC 0.18um CMOS工藝下采用Cadence公司的Spectre進行了仿真， 結果顯示電路可達到預期要求。

本文作者創(chuàng)新點：通過對扭環(huán)計數(shù)器原理的分析，提出了一種基于類扭環(huán)計數(shù)器的分頻電路， 可以模式可選的實現(xiàn)奇數(shù)和偶數(shù)分頻，并達到相應的占空比。