一種基于PWM的CMOS數(shù)據(jù)接口電路設(shè)計(jì)

給出了一個(gè)基于0.25 m標(biāo)準(zhǔn)CMOS工藝的高速數(shù)據(jù)接口電路。采用PWM（脈寬調(diào)制）技術(shù)和PLL（鎖相環(huán)路）結(jié)構(gòu)，降低了CRC（時(shí)鐘恢復(fù)電路）的復(fù)雜程度。系統(tǒng)數(shù)據(jù)傳輸速達(dá)到400Mbps。適于接口數(shù)目有限，時(shí)鐘恢復(fù)電路盡可能簡(jiǎn)單的電路系統(tǒng)。對(duì)實(shí)現(xiàn)片上IP核之間、乃至芯片之間的互連有參考意義。

1 引言

隨著電路系統(tǒng)需求的擴(kuò)展，集成電路設(shè)計(jì)與制造技術(shù)的進(jìn)步，現(xiàn)代數(shù)字系統(tǒng)多工作在幾百M(fèi)bps的速率上，這些高速系統(tǒng)常包含多個(gè)電路模塊。系統(tǒng)中不同模塊間的接口十分重要，它一般采用總線結(jié)構(gòu)。為了獲得更高的數(shù)據(jù)傳輸速率必須增加內(nèi)部總線寬度，實(shí)際應(yīng)用中，采用更大芯片面積和更多端口數(shù)目。這類問題也出現(xiàn)在板級(jí)系統(tǒng)中。為此，提出一個(gè)端口同時(shí)傳輸多個(gè)比特的概念以解決該問題，即采用調(diào)制技術(shù)，在電路中將數(shù)據(jù)與時(shí)鐘信號(hào)合并為一個(gè)通道以減少端口數(shù)。為解調(diào)該信號(hào)，接收端則采用時(shí)鐘恢復(fù)電路(CRC)從數(shù)據(jù)流中提取時(shí)鐘信號(hào)。常用的調(diào)制技術(shù)包括PPM[1]，PCM及PWM[2,3]。

給出了一采用PWM，傳輸速率達(dá)400Mbps的數(shù)據(jù)接口電路。用脈沖寬度對(duì)數(shù)據(jù)進(jìn)行編碼，并保證含時(shí)鐘周期上升沿，將時(shí)鐘信號(hào)嵌入到編碼后的數(shù)據(jù)中，這樣在接收端很容易以傳統(tǒng)的PLL恢復(fù)出時(shí)鐘?？捎肞LLVC輸出來解PWM編碼信號(hào)，這樣電路幾乎就只需一個(gè)PLL。由于接收信號(hào)每個(gè)周期都有上升沿，避免了數(shù)據(jù)格式不同引起的電平與時(shí)間偏移。

2 基本原理與系統(tǒng)結(jié)構(gòu)

PWM的脈寬值T與數(shù)據(jù)速率D可以分別表示為：

上式中N表示每符號(hào)的比特?cái)?shù)，R表示符號(hào)率， 為單位脈寬。為簡(jiǎn)化電路設(shè)計(jì)，我們?nèi)＝2。PWM發(fā)送單元包括一串/并轉(zhuǎn)換，PWM調(diào)制器，發(fā)送PLL，二分頻器及接口電路。接收單元包括接口電路，PWM解調(diào)器，接收PLL，并/串轉(zhuǎn)換。

每2bit的數(shù)據(jù)通過串/并轉(zhuǎn)換合并對(duì)應(yīng)為一個(gè)符號(hào)。00, 01, 10, 11四個(gè)不同符號(hào)分別對(duì)應(yīng)不同的脈寬。每個(gè)符號(hào)對(duì)應(yīng)2bit信息，因而采用二分頻電路。CLK經(jīng)二分頻后作為PLL的參考時(shí)鐘。PLL中的VCO能產(chǎn)生五種時(shí)鐘相位供PWM調(diào)制器使用。PWM由VCO的第一個(gè)相位輸出觸發(fā)實(shí)現(xiàn)同步，由另外四個(gè)中的一個(gè)來復(fù)位，實(shí)現(xiàn)了上升沿觸發(fā)同步，脈沖寬度編碼的PWM發(fā)送電路。

接收電路與發(fā)送電路工作過程相反，接收到的PWM信號(hào)首先經(jīng)過接口電路轉(zhuǎn)化為全擺幅CMOS電平。然后一路送PLL，一路接收PWM，接收PLL與發(fā)送PLL相似，只是在各相輸出后產(chǎn)生五個(gè)附加相，這五個(gè)附加相準(zhǔn)確定位，用以檢測(cè)PWM編碼信號(hào)的下降沿，由圖1可知只要確定了下降沿，符號(hào)就能被解碼成2bit的信號(hào)，經(jīng)并/串轉(zhuǎn)換輸出。

電路的功耗主要來源于PWM編、解碼器及接收、發(fā)送PLL。若N增加，上升、下降過程的密度減少，發(fā)送與接收單元功耗也隨之減少。發(fā)送與接收PLL的功耗由下式?jīng)Q定：

顯然，這個(gè)功耗值與N并無直接關(guān)系。

3 電路設(shè)計(jì)

3.1 發(fā)送/接收PLL

PLL的性能在本接口電路中相當(dāng)關(guān)鍵，若將PLL與低噪聲的數(shù)字電路集成在同一塊硅片上，抖動(dòng)問題尤為重要。該電路采用的PLL是一個(gè)包含PFD，低通濾波器/泵浦，VCO在內(nèi)的傳統(tǒng)電流泵浦型PLL（CPPLL）。采用外接低通濾波器以減少片上面積，如前所述，發(fā)送、接收PLL只在VCO上有所不同。

為獲得低抖動(dòng)PLL，PFD的性能很重要，PFD的品質(zhì)可由死區(qū)值（即不可檢測(cè)的最小相位差）來衡量，傳統(tǒng)的靜態(tài)PFD用NAND來復(fù)位內(nèi)部節(jié)點(diǎn)，延時(shí)大，死區(qū)值較大，導(dǎo)致了大的時(shí)鐘抖動(dòng)，從而限制了電路的最高工作頻率。本文采用dec-PFD (double edge checking PFD) [4]，以避免dd-PFD（difference phase frequency detector）的非對(duì)稱性問題，獲得較少的死區(qū)值，更高的工作頻率與更低的功耗。泵浦是基于差分對(duì)的全差分電路，以UP/DOWN和UPb/DOWNb來切換差分對(duì)，獲得泵浦電流。電流源則始終處于通的狀態(tài)，開關(guān)切換時(shí)造成的影響減至最小，避免了從泵浦關(guān)態(tài)到通態(tài)過長(zhǎng)的恢復(fù)時(shí)間。缺點(diǎn)是增加了一定的功耗。

PLL的另一個(gè)關(guān)鍵模塊是VCO，VCO設(shè)計(jì)的主要問題是噪聲容限，它決定了PLL在一定的噪聲環(huán)境下時(shí)鐘抖動(dòng)的大小。電路采用五相差分型環(huán)路振蕩器，為PWM的調(diào)制解調(diào)提供五相信號(hào)。事實(shí)上，電路中存在很多噪聲會(huì)引起時(shí)鐘的抖動(dòng)，其主要來源就是同一塊基板上集成的大量電路所造成的電源噪聲。為此，我們希望電路能有較大的PSSR（電源抑制比），我們采用圖2所示折疊式電路，每一態(tài)都由nmos差分對(duì)及pmos對(duì)稱負(fù)載構(gòu)成。

VCO振蕩器的頻率取決于狀態(tài)數(shù)S，及每一態(tài)的延時(shí)td，如下式所示：

式中td可以用下式表示：

式中Vsw為差分輸出擺幅，CVsw/Iss為平均充放電時(shí)間。

顯然，各狀態(tài)的時(shí)間偏差與寄生電容上電壓、電流源、輸出波形幅度的波動(dòng)相關(guān)。由于負(fù)反饋的作用，Vsw是固定的，這個(gè)值介于Vdd和Vref之間。保持Iss為常數(shù)，級(jí)聯(lián)電流源輸出電阻愈大，PSSR就愈高。對(duì)稱pmos負(fù)載用二極管短接，產(chǎn)生關(guān)于輸出電平中心對(duì)稱的近于線性的I/V曲線。若電源由于噪聲波動(dòng)上升，Vsw與Iss同時(shí)上升，td可保持不變，即td可不受電源波動(dòng)的影響。這有助于降低VCO對(duì)電源的敏感度，如圖2所示，每一個(gè)狀態(tài)的電流源以兩個(gè)nmos管擔(dān)任。VCO各相輸出之后是DSE電路[5]，將Vsw差分輸出轉(zhuǎn)換為軌對(duì)軌輸出，其特點(diǎn)是不同Vref時(shí)都有50％的占空比輸出。

2．2 PWM調(diào)制解調(diào)器

前面已知PWM調(diào)制器的輸出僅僅包含四種寬度的信號(hào)，可采用數(shù)字方法產(chǎn)生PWM信號(hào)，PWM調(diào)制器如圖3所示，兩個(gè)主要的模塊為相位檢測(cè)（PD）和相位選擇（PS）。此PWM調(diào)制器中，PD與一般的PLL中PD的作用類似，即輸出一個(gè)與兩個(gè)輸入信號(hào)相位差成正比的脈寬信號(hào)。PD由一個(gè)確定的，四個(gè)不確定的相位觸發(fā)，圖中P1～P5， P1為置位相，P2～P5為四個(gè)可能復(fù)位相，通過串/并轉(zhuǎn)換輸出S0，S1來選擇。為避免多次復(fù)位的發(fā)生，則采用圖4所示的PD。圖5則是PS原理圖，為提高工作速度采用偽NMOS電路。

6 串/并轉(zhuǎn)換電路

PWM解調(diào)電路如圖3所示，接收PLL對(duì)接收的已調(diào)信號(hào)進(jìn)行采樣，產(chǎn)生相位采樣信號(hào)。比較采樣值就可以恢復(fù)出原來對(duì)應(yīng)的數(shù)據(jù)（發(fā)送值）。由于采樣信號(hào)來自于接收PLL，具有更加穩(wěn)定的特點(diǎn)。

2.3 串/并，并/串轉(zhuǎn)換

串/并轉(zhuǎn)換的作用是將兩個(gè)相鄰的輸入數(shù)據(jù)并化形成S0，S1兩信號(hào)，用以進(jìn)行調(diào)制控制，電路如圖6所示。并/串轉(zhuǎn)換是將解調(diào)后的信息串化恢復(fù)出數(shù)據(jù)，電路結(jié)構(gòu)與串/并轉(zhuǎn)換相似。

2.4 接口電路

為實(shí)現(xiàn)電路測(cè)試，考慮與1394a串行接口的連接，接口電路由漏極開路電流型晶體管，電平轉(zhuǎn)換器，差分放大器構(gòu)成[6]。差分放大器為自偏壓型，具有較寬共模輸入范圍且在電路高頻工作時(shí)保證較低誤碼率。

3 實(shí)驗(yàn)結(jié)果

電路采用0.25 m DPTM工藝，除LPF，電路都集成在片上，發(fā)送單元，接收單元，及發(fā)送/接收PLL面積分別為：921×570 m2，723×448 m2，503×339 m2。PLL鎖定在200MHZ時(shí)的輸出，利用Tektronix CSA803A測(cè)量可得PLL輸出峰－峰抖動(dòng)為97ps，均方根為9.1ps。

發(fā)送電路以不同的四種數(shù)據(jù)輸入產(chǎn)生四種不同的脈沖寬度，對(duì)應(yīng)這些數(shù)據(jù)測(cè)得的脈沖占空比分別為19.5%, 39.0%, 61.3%, 78.6%，與理想值略有差異。我們保證數(shù)據(jù)流中有各種脈寬出現(xiàn)，使數(shù)據(jù)速率達(dá)到400Mbps時(shí)輸出與輸入相同。脈沖寬度與理想值的差異，可能是由于相位選擇環(huán)路動(dòng)態(tài)工作時(shí)的定時(shí)偏差所引起的，這一偏差愈大會(huì)使PWM解調(diào)器的采樣范圍減小，增加誤碼率。2.5V供電時(shí)功耗為79mW，說明該電路以簡(jiǎn)單較少的端口可以良好的工作在400Mbps速率上，對(duì)數(shù)據(jù)格式亦無特別限制，表1給出了電路的性能指標(biāo)。

表1 電路的性能指標(biāo)

4 結(jié)論

給出的一個(gè)基于PWM的高速數(shù)據(jù)接口電路，采用0.25 m標(biāo)準(zhǔn)CMOS工藝制造，以PLL構(gòu)造電路，符號(hào)速率為200Mbps，數(shù)據(jù)速率為400Mbps，2.5V供電時(shí)接口電路功耗為79mW，適用于接口數(shù)目少且接口電路盡可能簡(jiǎn)單的系統(tǒng)，對(duì)實(shí)現(xiàn)片上IP核之間、乃至芯片之間的互連有積極的意義。