用低速A/D變換器取樣高速圖像的技術(shù)

需要高速A/D變換器的一個明顯領(lǐng)域是PC圖像數(shù)字代。雖然一般TV圖像具有相當(dāng)?shù)蛶挘⑶铱梢栽?3.5MHz取樣合成YUV信號或在子載波頻紡的倍數(shù)（4×）取樣PAL或NTSC復(fù)合視頻，但PC圖像數(shù)字化需要更高速率。慣用的CRT監(jiān)視器接收模擬信號，但LCD監(jiān)視器提供像素顯示并且為了產(chǎn)生滿屏圖像需要由與平板顯示相同分辨率的數(shù)字信號驅(qū)動，雖然直載了當(dāng)?shù)姆桨甘遣捎孟嗤虮茸畲笙袼芈矢叩臅r鐘率的A/D變換器，但本文給出采用較低速度變換器的兩種方法。

取樣率

表1列出VESA所規(guī)定的一些顯示格式的速率。例如，雖然XGA標(biāo)準(zhǔn)高達94.5MHz，但大多數(shù)顯示板可處理屏刷新率只有75Hz，所以在XGA分辨率限制到78.5MHz像素率。

表1 流行的PC圖像格式

在這種情況下，配置PC圖像適配器產(chǎn)生85Hz輸出時感覺必須用LCD監(jiān)視器模擬輸入接口上的幀率變換電路來降低速率。系統(tǒng)設(shè)計為員不用花費額外線財在模擬前端上使能85Hz輸入，因為它不是推薦的工作模式。

假定用80MHz變換器處理95MHz輸入信號。其性/價比比采用更昂貴的95MHz ADC合算。為了幫助理解如何設(shè)計一個系統(tǒng)能接受高速輸入，本文將以典型的LCD監(jiān)視器模擬前端的結(jié)構(gòu)加以說明。

模擬前端結(jié)構(gòu)

模擬前端包括：PGA（可編程增益放大器），用于三彩色組分（R，G，B）的A/D變換器，從線速率產(chǎn)生像素時鐘的PLL、產(chǎn)生LCD板定時控制信號（稱之為"顯示定時產(chǎn)生器"）的功能單元，框圖示于圖1。為保證低分辨率圖像（即在XGA板上的VGA）的全屏顯示，圖像需要放大。通常用圖像處理器ASIC執(zhí)行所需的實時圖像定標(biāo)。二維定標(biāo)至少要有一個行存儲器和完全外部幀緩沖器用于存儲數(shù)據(jù)。假若在系統(tǒng)中有幀速率變換（例如85Hz～75Hz刷新率)，則也需要一個完全幀緩沖器。這種幀緩沖器為數(shù)據(jù)采集功能提供很好的靈活性。存儲器消除顯示像素頻率與模擬前（數(shù)據(jù)變換器）像素頻率間的相互影響。

當(dāng)像素頻率高于A/D變換器的最高速度時用數(shù)字化選擇像素的方法可設(shè)計系統(tǒng)能在低于像素頻率的速度捕獲數(shù)據(jù)。此方法的簡單算法是在幀的奇數(shù)的偶像素中只數(shù)字化每行的奇數(shù)像素（在1/2輸入像素率）。在94.5MHzXGA實例中，變換器只要求工作在48MHz。對于每兩個輸入幀捕獲一個完整幀。為進一步處理幀緩沖器將保持前一個幀直到完全獲得下一個幀為止。

在系統(tǒng)中要求產(chǎn)生較低的取樣時鐘，這對其他功能塊也是有利的，例如，PLL的VCO工作區(qū)域可降低，這是因為它只需要工作在80MHz，而不是原來的94.5MHz。

優(yōu)缺點

這種方法是優(yōu)據(jù)點是：每兩個輸入幀獲得一個全屏圖像，本質(zhì)上是時間二等分水平頻率分辨率。這將導(dǎo)致圖像水平移動目標(biāo)中的贗像；然而，事實上對于大多數(shù)靜態(tài)圖像顯示將用LCD監(jiān)視器替代傳統(tǒng)的模擬PC監(jiān)視器，在前面的例子中，可用80MHz變換器數(shù)字化SXGA分辨率（85Hz刷新率，157.5MHz像素率）的輸入圖像，只有當(dāng)LCD板可以處理這樣的分辨率或用某種另外方法使分辨率降低時才有意義。只有當(dāng)幀緩沖器可用于這種功能時此原理才真實可行。根據(jù)工作模式，單一存儲器可存儲來自圖像定標(biāo)器（像素低于或等于A/D變換器最大速度時）的暫時結(jié)果或做為一個輸入緩沖器擴展LCD監(jiān)視器的像素輸入范圍，這可放棄采用定標(biāo)引擎。較高的像素率通常適用于板最大分辨率，所以不需要任何放大。假若沒有幀存儲器，則采用低速A/D仍然是有意義的。

并聯(lián)ADC

可用兩個變換器并聯(lián)以全速獲取輸入圖像，每一個變換器只工作在1/2輸入像素率。假若變換器具有輸出使能功能（如TI公司TL V5580 8位80Msps ADC），則輸出總線可用做組合A/D輸出，不需要外部多路轉(zhuǎn)換器。

為使并聯(lián)工作的ADC能正確地匹配，它們數(shù)字化范圍（由底/頂基準(zhǔn)電壓設(shè)置）應(yīng)該相同。為保證做到這樣，兩個ADC上的相應(yīng)外部基準(zhǔn)引腳可連接在一起。兩個ADC之間小的容限偏移可能會妨礙它們一致工作，而同一模擬輸入電平可能在兩個變換器中被數(shù)字化為不同輸出碼。注意，對于1Vpp信號，8位ADC的1LSB相當(dāng)于4mV，所以板上噪聲是個問題。建議采用分離的模擬和數(shù)字地線連接在單一點上。

自動定標(biāo)

為了保證精度，高檔監(jiān)視器可包含自動定標(biāo)特性，這很像現(xiàn)在高檔CRT監(jiān)視器那樣能提供彩色-溫度定標(biāo)。在LCD中，圖像的非有效視頻（水平和/或垂直消隱期間）期間已知穩(wěn)定的輸入電平轉(zhuǎn)換至ADC。在此期間，微控制器監(jiān)控ADC輸出碼并與所希望的值進行比較?？刂骗h(huán)路可以調(diào)節(jié)模擬輸入電平或由外部DAC產(chǎn)生的ADC基準(zhǔn)電平。注意，已有用于顯示對比度和亮度電平控制的模擬輸入電平增益和補償控制功能。兩者都是來自LCD監(jiān)視器前端可用的用戶控制。

設(shè)計實例

圖2所示的設(shè)計是本文所述原理的應(yīng)用實例。3個TLV5580用于XGA@75Hz板型、另外3個TLV5580用于全速取樣的高檔SXGA。兩個奇偶取樣A/D的相應(yīng)基準(zhǔn)連接在一起以防通道內(nèi)偏移。用帶微處理器接口的8輸出DAC實現(xiàn)自動實標(biāo)特性。在水平同步（HS）期間讀取A/D值并與所希望的消隱碼比較。其差值將調(diào)節(jié)DAC的頂/底DAC輸出。沒有用A/D上的內(nèi)部帶隙產(chǎn)生基準(zhǔn)，所以通過它們分離的節(jié)電引腳（PWDN-REF高態(tài)）實現(xiàn)節(jié)電。注意，在此設(shè)計中板上最高時鐘速度限制在1/2像素時鐘。板接口是"雙像素寬"，對于每個彩色組分由兩個總線構(gòu)成。這顯著地降低了EMI并使PLL設(shè)計容易。同一PLL電路可用于XGA和SXGA兩種型式。在SXGA中PLL反饋回路中的分頻器編程為像素/行數(shù)的一半以產(chǎn)生1/2像素時鐘頻率。偶和奇時鐘信號運行在相同頻率，但相位相反。

結(jié)語

盡管只是簡單地論及模擬LCD接口模塊設(shè)計問題，但清楚地表明有很多的折衷方案可用，而為產(chǎn)品變異留有很大余地。本文的重點是數(shù)據(jù)變換器部分的某些選擇方案以及對整個系統(tǒng)設(shè)計的影響。