一種嵌入式高性能比較器的設(shè)計(jì)應(yīng)用

　　1 引言

　　按一般原理，比較器將輸入信號(hào)進(jìn)行比較，得到數(shù)字邏輯部分能夠識(shí)別的數(shù)字信號(hào)[1]。它是A/D 轉(zhuǎn)換器的核心單元，其精度、速度等指標(biāo)直接影響整個(gè)A/D 轉(zhuǎn)換器的性能。在轉(zhuǎn)換器中通常采用比較器級(jí)聯(lián)的結(jié)構(gòu)，這種結(jié)構(gòu)能夠提高速度、保證分辨率、降低延時(shí)和功率 消耗，同時(shí)它對(duì)輸入電壓范圍、輸入電阻以及電路面積也有很大的影響。此外，由于器件失配、電壓范圍受限制等影響精度的因素的存在，引入失調(diào)校準(zhǔn)技術(shù)則是必不可少的步驟[2-8]。

　　就一個(gè)速度為 1MS/s、10-bit 的逐次逼近型A/D 轉(zhuǎn)換器來說，其比較器的精度要求至少應(yīng)達(dá)到1/2LSB，即0.5mV，轉(zhuǎn)換速率在10MHz 以上[2]?？紤]到設(shè)計(jì)余量，本文所論及的比較器能夠分辨0.2mV 的電壓，速度能達(dá)到20MHz，而功耗僅為8μW，其能滿足嵌入式A/D 轉(zhuǎn)換器高精度、中速，低功耗之性能要求的優(yōu)勢顯而易見。在本文中，我們首先介紹比較器的基本結(jié)構(gòu)，稍后再對(duì)比較器各級(jí)的具體電路加以分析，最后給出結(jié)果分析。

　　2 電路結(jié)構(gòu)分析

　　級(jí)聯(lián)結(jié)構(gòu)的比較器逐級(jí)放大輸入信號(hào)，使之放大到數(shù)字電路可以識(shí)別的幅度。這樣就可以避免由于比較器增益過大而引起的運(yùn)行不穩(wěn)定現(xiàn)象。但是，對(duì)于一個(gè)逐次逼近型的A/D 轉(zhuǎn)換器，為保證一定的速度，比較器級(jí)聯(lián)的個(gè)數(shù)m 也要符合一定的規(guī)則。

　　利用公式 m ≈ ln(1/ r)，最終得到m=6,其中r 是分辨率，這里就是1/1024[3]。比較器的恢復(fù)時(shí)間是制 約響應(yīng)速度的一大因素，本設(shè)計(jì)中單級(jí)比較器的恢復(fù)時(shí)間為15ns，而級(jí)聯(lián)后為1ns，恢復(fù)時(shí)間明顯縮短，且遠(yuǎn)小于時(shí)鐘周期的一半，保證比較器可靠的工作。

　　本文設(shè)計(jì)的比較器，其前三級(jí)是帶有正反饋的差分放大器，它能夠迅速將輸入信號(hào)建立到數(shù)字電路可以處理的幅度，而且它結(jié)構(gòu)簡單，對(duì)中、高速比較器來說是較好的選擇[4]，而與此相比，電路后三級(jí)則是簡單的反相器。

　　另一方面，為達(dá)到10-bit 的分辨率，比較器之間都采用了電容耦合，通過將貯存在電容上的失調(diào)電壓與輸入疊加來消除失調(diào)電壓。本設(shè)計(jì)采用的是一種混合的失調(diào)校準(zhǔn)技術(shù)，即它同時(shí)使用了輸入失調(diào)校準(zhǔn)（IOS）和輸出失調(diào)校準(zhǔn)（OOS）技術(shù)。IOS 是通過組成單位增益將失調(diào)電壓貯存在輸入耦合電容，而OOS 則是通過將輸入短接，把失調(diào)電壓存儲(chǔ)在輸出耦合電容。對(duì)于相同的前置放大器，引用OOS 方法可以得到更小的剩余失調(diào)電壓，并且OOS 要比IOS 中的偶合電容小，但是，OOS 的方法通常對(duì)前置放大器的增益有著嚴(yán)格的控制，而IOS 方法中所組成的反饋結(jié)構(gòu)，能夠促使前置放大器進(jìn)入工作區(qū)。因此，人們通常采用兩種方法的多級(jí)結(jié)構(gòu)[5]。

　　2.1 第一級(jí)比較器結(jié)構(gòu)

　　為了減小比較器小信號(hào)輸出的建立時(shí)間，通常的規(guī)則是要求第一級(jí)比較器具備一定的增益和足夠大的帶寬[3]。柵極交叉的正反饋可以很大程度的提高電路增益，但是為了更好達(dá)到指標(biāo)，本設(shè)計(jì)采用兩級(jí)運(yùn)放構(gòu)成的比較器。

　　結(jié)構(gòu)如圖 1 所示， M1，M2 組成出入差分對(duì)，M5，M7，M6，M8 構(gòu)成柵極交叉的、帶 有正反饋的負(fù)載，這樣的狀態(tài)可以提高電路的增益，而且M5 和M6 要比M7 和M8 的跨導(dǎo)小，使得這個(gè)電路構(gòu)成弱反饋。至于M3，M4，它們則構(gòu)成第二級(jí)正反饋[6]。通過優(yōu)化正反饋中M3~M8 的寬長比，還可以達(dá)到減小靜態(tài)電流，減小相應(yīng)功耗的目的。

　　對(duì)其進(jìn)行交流仿真，得到第一級(jí)的增益為 20dB，帶寬為62.5MHz，性能明顯優(yōu)于一級(jí)運(yùn)放，驗(yàn)證了選擇的正確性。

　　此外，第一級(jí)比較器只采用輸出失調(diào)校準(zhǔn)技術(shù)（OOS），并且失調(diào)電壓是通過放大后存儲(chǔ)在電容上的，在這種情況下，就很容易出現(xiàn)耦合電容飽和現(xiàn)象。為了防止這種結(jié)果的產(chǎn)生，設(shè)計(jì)者必須要嚴(yán)格的控制第一級(jí)的增益[5]。由圖知，這一級(jí)比較器是通過兩級(jí)運(yùn)放實(shí)現(xiàn)。那么首先計(jì)算第一級(jí)的直流電壓增益。假設(shè)

　　圖 3 為其仿真波形， 兩個(gè)輸入在時(shí)鐘為低電平時(shí)各為其值，當(dāng)時(shí)鐘轉(zhuǎn)換成高電平時(shí)兩者相等。

　　2.2 第二級(jí)比較器的結(jié)構(gòu)

　　比較器 2 與比較器1 的結(jié)構(gòu)基本相同，差別只是在第一級(jí)運(yùn)放的輸入和輸出之間加入了開關(guān)。當(dāng)控制時(shí)鐘為低電平時(shí)，比較器輸出與異端輸入端接，進(jìn)行失調(diào)校準(zhǔn)。假設(shè)開關(guān) S1,S2注入到電容上的電荷失配量為△Q ，C1=C2=C，則剩余的輸入失調(diào) / OS V ∝ ΔQ C 由此可見，增大C 可以減小剩余失調(diào)電壓，但是，增大C 會(huì)延長復(fù)位和輸出建立時(shí)間，而且會(huì)增大面積，于是我們折中考慮，選取C=544.5fF[5]。這一級(jí)放大器的增益為13。

　　2.3 第三級(jí)比較器的結(jié)構(gòu)

　　該級(jí)比較器仍是由兩級(jí)運(yùn)放構(gòu)成。第一級(jí)運(yùn)放通過采用柵極交叉的弱正反饋結(jié)構(gòu)、優(yōu)化管子的寬長比，提高了原有電路的增益，但其代價(jià)是減小了帶寬。本級(jí)放大器的增益為730。第二級(jí)運(yùn)放使用鏡像電路形成單端輸出。

　　3 結(jié)果分析

　　3.1 整體仿真

　　本文所論及的比較器采用 SIMC 0.25μm CMOS 工藝模型，選取電源電壓為2.5V，時(shí)鐘周期為250ns,并且使用Hspice 進(jìn)行瞬態(tài)仿真。設(shè)定Vref=1.25V，Vin 每50ns 變化一次，分別為1.2498V，1.2502V，1.25V，1.2502V，1.2498V，其中當(dāng)0～50ns 時(shí)鐘為高電平時(shí)，比較器處于失調(diào)校準(zhǔn)階段。仿真圖4：

　　3.2 功耗分析

　　整個(gè)比較器的瞬態(tài)電流值見圖 5，由圖可知，在時(shí)鐘信號(hào)跳變時(shí)，會(huì)給瞬態(tài)電流一個(gè)較大的沖擊，因此降低時(shí)鐘的轉(zhuǎn)換速率可降低功耗。同時(shí)功耗是電壓和電流的乘積，降低電源電壓也能達(dá)到降低功耗的目的。綜合考慮，本設(shè)計(jì)采用占空比為1/5、周期為250ns 的時(shí)鐘 信號(hào)和2.5V 的電源電壓。另外，本設(shè)計(jì)結(jié)構(gòu)簡單，減少了有效MOS 管的數(shù)量，這也是降低功耗的又一大因素。通過使用 Cadence 的計(jì)算工具的到平均電流為3.23μA，功耗為8μW。

　　4 結(jié)論

　　本文作者的創(chuàng)新點(diǎn)是，將六級(jí)比較器級(jí)聯(lián)，其中前三級(jí)是帶有柵極交叉正反饋的兩級(jí)運(yùn)算放大器，將信號(hào)迅速放大，縮短建立時(shí)間；整個(gè)電路結(jié)構(gòu)簡單，所占面積小；經(jīng)過綜合考慮，本設(shè)計(jì)采用了周期為250ns 的時(shí)鐘信號(hào)和2.5V 的電源電壓，大幅度的減低功耗；引入了輸入失調(diào)校準(zhǔn)（IOS）、輸出失調(diào)校準(zhǔn)（OOS）混合的校準(zhǔn)技術(shù)和自清零技術(shù)，提高比較器精度。該比較器滿足嵌入式10bit 逐次逼近A/D 轉(zhuǎn)換器高精度、中速、低功耗的性能要求。