高清視頻CMOS電流舵數(shù)/模轉(zhuǎn)換器的設(shè)計

　　0 引 言

　　在信號采集處理、數(shù)字通信、自動檢測和多媒體技術(shù)等領(lǐng)域，數(shù)／模轉(zhuǎn)換器往往是不可缺少的部分。近年來，電子通信市場的快速發(fā)展，尤其是高清晰電視 (HDTV)和無線通信網(wǎng)絡(luò)的開發(fā)應(yīng)用，大大增加了對轉(zhuǎn)換器速度和精度的要求。高清晰電視逐漸在人們的生活中普及，為了使HDTV得到更好的性能，就要有更高速和更高精度的DAC，因為高速更有利于減少圖像閃爍和眼部疲勞，高精度可使圖像更清晰。同時還要求設(shè)計的DAC面積小，功耗低。然而現(xiàn)在人們生活中常用的HDTV用DAC的分辨率一般為8位或者更高，采樣率為500 MHz左右。這里介紹一個適用于HDTV應(yīng)用的新型8位DAC，采樣率達到1．5 GHz，功耗為21 mW。

　　在一般的數(shù)／模轉(zhuǎn)換器的設(shè)計中，譯碼結(jié)構(gòu)通常采用分段結(jié)構(gòu)。在一般的設(shè)計中，為了減少延時，通常使用鎖存器，同時配合復(fù)雜電流源結(jié)構(gòu)，這種結(jié)構(gòu)通常需要較大的能耗，并且采樣率不是足夠高。為了得到更高的采樣率和更好的線性度，在此基于TG結(jié)構(gòu)，設(shè)計了單位電流單元矩陣和譯碼器電路，同時采用簡單的電流單元電路設(shè)計。

　　1 結(jié)構(gòu)選擇

　　在此，采用電流舵型DAC設(shè)計。這是因為電壓型DAC所需元器件多，開關(guān)層數(shù)也較多，一般用于低速轉(zhuǎn)換器內(nèi)；電荷型DAC隨精度的升高，面積急劇增大，而且對寄生電容敏感；電流型DAC具有高速的優(yōu)勢，但不適用于低壓電路。電流舵型DAC是對電流型DAC的改進，常用于分段電路中。

　　數(shù)／模轉(zhuǎn)換器的譯碼方式一般分為二進制、溫度計和分段式。溫度計譯碼方式相對二進制譯碼方式，在減小DNL和INL方面有很大的優(yōu)勢，但是它的缺點是電路結(jié)構(gòu)復(fù)雜。將二進制碼和溫度碼結(jié)合起來，就產(chǎn)生了分段結(jié)構(gòu)。在對匹配要求、高精度的高位采用溫度計譯碼方式；低位采用二進制碼方式，可以減少面積。這種分段結(jié)構(gòu)既有二進制碼結(jié)構(gòu)簡單的長處，又有溫度碼良好的線性特性。在這個設(shè)計中，提出使用電流源矩陣邏輯電路構(gòu)成的高速8位DAC，根據(jù)Lin和Bult做了面積與分段比的關(guān)系圖(見圖1)，為了在速度、分辨率、功耗、芯片面積、電路性能等多個方面得到一個折衷結(jié)果，分段的高6位采用溫度計譯碼結(jié)構(gòu)和低2位采用二進制譯碼結(jié)構(gòu)。整個CS-DAC的結(jié)構(gòu)如圖2所示。

　　圖2是一個說明8位分段式電流舵基本結(jié)構(gòu)的例子。圖中采用6+2分段結(jié)構(gòu)，高6位數(shù)字信號通過行譯碼器(Rows Decoders)、列譯碼器(Columns Decod-ers)轉(zhuǎn)換為溫度計碼，分別控制26-1=63個單位電流源，構(gòu)成8×8電流源矩陣。多余的一個電流源作為Dummy器件，63個單位電流源和低2位二進制加權(quán)電流源的電流之和形成了陣列中整體電流源的電流。

　　2 譯碼邏輯電路

　　在DAC設(shè)計中，電流源單元、譯碼器和消除毛刺(噪聲)結(jié)構(gòu)是重要部分，DAC的性能由這些部分決定。為了改進在高頻率動態(tài)線性，在此提出由傳輸門和晶體管組成組合邏輯譯碼電路。

　　2．1 傳輸門邏輯

　　因為NMOS管可以通過邏輯變量0傳輸，PMOS管可以通過邏輯變量1傳輸，用這兩個MOS平行放置構(gòu)成互補結(jié)構(gòu)。在此，可以得到傳輸門(TG)，并且對于TG，邏輯變量0，1都可以很好的傳輸。大家都知道，譯碼器之間的延遲時間是毛刺發(fā)生的主要原因，并且與全部使用CMOS邏輯電路比較，用TG設(shè)計的邏輯電路性能更好，延遲更小。經(jīng)過驗證，所有二輸入邏輯門的可由傳輸門和反相器組成。作為一個事例，實現(xiàn)與非門邏輯，全部CMOS技術(shù)要求6只晶體管，但采用TG結(jié)構(gòu)只需要5只晶體管。在內(nèi)在DAC芯片上，它有兩個信號，并且有翻轉(zhuǎn)信號，因此沒有反相器的需要，因而二只晶體管被減少。實驗結(jié)果說明，芯片面積和功耗的大大減少了。

　　2．2 邏輯譯碼電路

　　為減小功耗和減少延時，應(yīng)該設(shè)計最少邏輯水平的行和列譯碼，運用TG邏輯電路組成3～8位行、列譯碼器。如此從高3位得到行譯碼器和從中間3位輸入得到列譯碼器。運用TG的行譯碼器電路如圖3所示。