8bit 800Msps高速采樣保持電路的設(shè)計(jì)

　　0 引言

　　隨著數(shù)字技術(shù)的突飛猛進(jìn)，越來越多的電路系統(tǒng)將A／D轉(zhuǎn)換器作為一個(gè)子模塊集成到系統(tǒng)內(nèi)部。例如在便攜式數(shù)據(jù)傳輸、數(shù)字視頻和圖像處理等應(yīng)用系統(tǒng)中，8~12 bit分辨率的嵌入式A／D轉(zhuǎn)換器就是這些系統(tǒng)中一個(gè)非常重要的組成部分，采樣保持電路(SH)是數(shù)據(jù)采集系統(tǒng)。而A／D轉(zhuǎn)換器是最重要的組成部分之一，其性能直接決定著整個(gè)A／D轉(zhuǎn)換器的性能。隨著無線通信的迅速發(fā)展，要求數(shù)據(jù)的傳輸越來越快，復(fù)雜度不斷提高的調(diào)制系統(tǒng)和電路使A／D轉(zhuǎn)換器的采樣頻率逐漸接近射頻的數(shù)量級(jí)。在這樣高速的要求下，SH的作用就顯得更加的重要，因?yàn)樗梢韵鼳／D轉(zhuǎn)換器前端采樣級(jí)的大部分動(dòng)態(tài)錯(cuò)誤。

　　本文介紹了一種基于SiGe BiCMOS、開環(huán)全差分結(jié)構(gòu)的SH。采樣速率可以達(dá)到800 Msps，采樣精度可以達(dá)到8 bit，能夠適應(yīng)無線通信領(lǐng)域的要求。

　　1 電路設(shè)計(jì)

　　1．1 電路總體結(jié)構(gòu)

　　SiGe BiCMOS工藝具有高速、低功耗、低成本、高集成度的優(yōu)勢(shì)，能夠很好地滿足本設(shè)計(jì)對(duì)SH設(shè)計(jì)指標(biāo)的要求，故設(shè)計(jì)工藝選定為SiGeBiCMOS。

　　采樣速率和精度要求的不同，決定了采樣電路拓?fù)浣Y(jié)構(gòu)。盡管閉環(huán)結(jié)構(gòu)的SH可以取得很高的精度，但是這種拓?fù)浣Y(jié)構(gòu)的SH頻率響應(yīng)較差。開環(huán)結(jié)構(gòu)的SH常用在高頻，為了達(dá)到較高的采樣速率，應(yīng)選擇開環(huán)結(jié)構(gòu)。開環(huán)結(jié)構(gòu)的SH通常由一個(gè)輸入緩沖器(IB)，一個(gè)帶有采樣電容的開關(guān)和輸出緩沖器(OB)組成。

　　考慮SH的采樣精度為8 bit，采樣速率為800Msps性能指標(biāo)的要求，差分結(jié)構(gòu)能保證很好的噪聲性能，最終選擇了如圖1所示的全差分開環(huán)結(jié)構(gòu)，其中包括輸入緩沖器、采樣開關(guān)、采樣電容和輸出緩沖器。采樣開關(guān)采用開關(guān)射極跟隨器(SEF)結(jié)構(gòu)，輸入緩沖器提供反向隔離減少輸入端的開關(guān)噪聲，輸出緩沖器用來驅(qū)動(dòng)ADC。由于電路是全差分結(jié)構(gòu)，電路完全對(duì)稱，為了更清楚地說明問題，圖2僅給出了單端電路，即整體電路的一半。將兩幅圖2對(duì)稱地接成全差分結(jié)構(gòu)即是本設(shè)計(jì)的最終電路。

　　1．2 電路分析

　　1．2．1 輸入緩沖器

　　輸入緩沖器的主要目的是將信號(hào)源與采樣部分分離，該電路的輸入電容一般都比較大。輸入緩沖器不能引入失真，且必須有一定的速度。理想的輸入緩沖器應(yīng)當(dāng)具有大帶寬、低噪聲、高線性度和單位增益等特點(diǎn)。圖2中的Q3、Q4、Q5的結(jié)構(gòu)在采樣時(shí)鐘的控制下能夠?qū)崿F(xiàn)很好的隔離效果；Q1實(shí)現(xiàn)電壓提升的作用。

　　1．2．2 SEF采樣開關(guān)

　　本設(shè)計(jì)中使用的開關(guān)是開關(guān)射極跟隨器，SEF既可以在高速度下運(yùn)行，又可以保持很好的線性度。

　　在圖2中，Q6、Q7、QS、I5是開關(guān)的主要部分。采樣模式時(shí)，S相對(duì)于H是高電位，開關(guān)導(dǎo)通，I5流過QS和Q7。保持模式時(shí)，H相對(duì)于S是高電位，開關(guān)關(guān)斷，I5經(jīng)過Q6，此時(shí)QS的基極電位被拉得很低，所以關(guān)斷。

　　諧波直接關(guān)系到電路的采樣精度。整個(gè)電路是全差分結(jié)構(gòu)，所以只考慮奇次諧波，其中三次諧波是最大的諧波，直接決定SFDR(無雜波動(dòng)態(tài)范圍)，從而決定采樣精度，采樣精度的近似計(jì)算公式如式(1)。ENOB表示有效位

　　開關(guān)部分對(duì)電路的三次諧波影響最大，三次諧波的計(jì)算公式為

　　式中：VT是熱電壓；I5是圖2中開關(guān)的電流；A是輸入信號(hào)的幅度；ic=2πAfinC5，fin是輸入信號(hào)的頻率。

　　從式(2)中可以看出，要減小三次諧波就要選擇較大的I5、較小的A、fin和CS。但是選擇較大的I5會(huì)增加功耗，引入更大的噪聲；較小的A、fin會(huì)減小輸入信號(hào)的可用范圍，限制采樣頻率(特別是在每周期相干采樣2個(gè)點(diǎn)的最嚴(yán)酷情況下)；較小的Cs會(huì)增加噪聲(kT/C)。所以要獲得良好的電路性能就要折中考慮這些因素，同時(shí)還要考慮本文隨后介紹的其他影響。本設(shè)計(jì)中VT=26 mV，A=1 V，fin=387．5 MHz，Cs=450fF，I5=1．46 mA，得HD3≈-54．6 dB，可見理論值與一52．8 dB的實(shí)際值比較接近，電路性能可以滿足要求。

　　圖2中PM2、Qclp是一種電壓穩(wěn)定結(jié)構(gòu)，將在后面介紹。Rs是為了改善輸出電壓的振鈴減小建立時(shí)間而加入的一個(gè)小電阻。

　　1．2．3 輸出緩沖器

　　在圖2中，以QOUT形成的射極跟隨器是輸出緩沖器的主體部分，用Q8、Q9、Q10組成單位增益放大器。因?yàn)槟壳暗钠骷紩?huì)有漏電流，所以在輸出緩沖器前有漏電流的存在，在保持模式時(shí)存儲(chǔ)在采樣電容CS上的信號(hào)電壓不恒定。假設(shè)保持模式的持續(xù)時(shí)間為T、保持模式開始時(shí)CS上的電壓為VCs(0)、保持模式結(jié)束時(shí)Cs上的電壓為VCs(T)，則有

　　式中：ileak為漏電流；Rp為輸出緩沖器的輸入阻抗。

　　漏電流的存在會(huì)產(chǎn)生偏移誤差和增益誤差，如果漏電流是輸入的非線性函數(shù)，將產(chǎn)生失真。但是因?yàn)槭褂昧松錁O跟隨器，所以Rp=rb+βrce，式中β是Vce的非線性函數(shù)，所以由下垂率導(dǎo)致的誤差表現(xiàn)為輸入電壓的非線性函數(shù)，也就是說產(chǎn)生了諧波。為了抑制這種諧波，用Q8、Q9、Q10組成單位增益放大器以增大輸入電阻Rp，減小漏電流。

　　1．2．4 保持模式饋通(HMF)的改善

　　在保持模式下，由于信號(hào)通路上晶體管存互寄生電容(圖2中Cbe，Qs)，輸入信號(hào)與保持在采樣電容上的信號(hào)之間并非百分之百的隔離，導(dǎo)致被保持在采樣電容Cs上的信號(hào)受到輸入信號(hào)影響，而存在失真。在保持模式下，由于電容Cbe，Qs和Cs非線性的分壓作用，一小部分的信號(hào)出現(xiàn)在輸出端上。因此

　　式中Av是晶體管Qclp的增益，近似等于1。

　　HMF是本設(shè)計(jì)中影響最大的誤差，對(duì)噪聲和諧波都有影響。應(yīng)當(dāng)減小饋通的影響，饋通可以通過增大采樣電容Cs來減少，但是這種方法會(huì)增加功率耗散，因?yàn)楸仨氃黾与娏鱽眚?qū)動(dòng)更大的采樣電容Cs。因此，采用了圖2中PM2、Qclp組成的電壓穩(wěn)定結(jié)構(gòu)，把采樣電容Cs保持的信號(hào)直接復(fù)制到A點(diǎn)，即用Cs保持的信號(hào)本身來穩(wěn)定A點(diǎn)的電壓。其中PM2起電壓提升作用，用以抵消信號(hào)在Qclp發(fā)射結(jié)上的電壓下降。這一結(jié)構(gòu)能夠消除Cbe，Qs和Cs非線性的分壓作用，非常有效地改善了噪聲和諧波的性能。

　　2 版圖設(shè)計(jì)

　　整個(gè)采保電路的版圖采用標(biāo)準(zhǔn)0．35μm兩層多晶三層鋁布線BiCMOS工藝進(jìn)行設(shè)計(jì)。采保電路的采樣速率達(dá)到800 Msps，版圖中引入的寄生電容和電阻的引入對(duì)電路性能影響很大，給版圖設(shè)計(jì)提出了很高的要求。因此，版圖設(shè)計(jì)中應(yīng)重點(diǎn)解決信號(hào)間的串?dāng)_、時(shí)鐘信號(hào)對(duì)模擬信號(hào)的干擾、各種元件的匹配以及連線延遲等對(duì)采樣保持電路性能產(chǎn)生影響的關(guān)鍵問題。最終版圖如圖3所示。

　　3 仿真結(jié)果

　　本設(shè)計(jì)采用BiCMOS工藝，提供了0．35μm的CMOS和46 GHz fT的SiGe HBT。用Cadence Spectre仿真，電源電壓為3．3 V，功耗為44 mW。為了減小基座誤差，采用兩相非重疊時(shí)鐘，時(shí)鐘擺幅為400 mV，如圖4所示。

　　圖5是在相干采樣、每周期只采樣2個(gè)點(diǎn)的最嚴(yán)酷情況下的采樣包絡(luò)圖，輸入信號(hào)幅度為1 Vpp，輸入頻率為387．5 MHz，采樣頻率為800 MHz。此時(shí)仿真法得出的SFDR為一52．8 dB，如圖6所示。THD為一50．4 dB。

　　4 結(jié)語

　　設(shè)計(jì)了一種基于BiCMOS工藝的高速采樣保持電路，該工藝提供了O．35μm的CMOS和46 GHz fT的SiGe HBT。電路中使用了差分開關(guān)射極跟隨器，使電路結(jié)構(gòu)較為簡單并且可以用于中精度、高速ADC。在Cadence Spectre環(huán)境下進(jìn)行仿真，當(dāng)輸入信號(hào)為387．5 MHz，1 Vpp的正弦波，采樣速率為800Msps時(shí)，該采樣保持電路的SFDR達(dá)到一52．8 dB，THD達(dá)到一50．4 dB，對(duì)應(yīng)于8 bit的分辨率；在3．3 V電源電壓下的功耗為44 mW。