如何設計一個低噪聲壓控振蕩器
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這些應用將會受到多個寄生輻射源的影響。例如，在典型的使用鎖相環(huán)
(PLL)的發(fā)射機中，將存在3種輻射源(圖1)。在鎖相帶寬內(nèi)，來自電荷泵的噪聲是主要分量。該噪聲經(jīng)過壓控振蕩器的增益被轉(zhuǎn)換成相位噪聲。而在環(huán)路帶寬外，噪聲貢獻主要來自壓控振蕩器的自由振蕩噪聲。壓控振蕩器的相位噪聲被抑制在環(huán)路帶寬內(nèi)。第三個寄生輻射源來自參考信號。它是由電荷泵的非線性開關引起的，它將在電荷泵的輸出端產(chǎn)生一個紋波電流。由參考信號引起的該寄生信號，也和壓控振蕩器的相位噪聲一樣，可以用環(huán)路濾波器將其濾除。
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反饋環(huán)路來減小靠近載波的相位噪聲。不過，由于環(huán)路濾波器也用來抑制參考寄生信號，這在需要高輸出功率時將會產(chǎn)生一些問題。此外，來自電荷泵的噪聲貢獻也將會成為問題。一個較好的方案就是使用基于電感－電容(LC)的壓控振蕩器。由于基于電感－電容的壓控振蕩器的相位噪聲比基于環(huán)形振蕩器的壓控振蕩器要低，所以它可減小環(huán)路濾波器的帶寬，從而無需折衷考慮靠近載波的相位噪聲。另外，減小帶寬還能減小電荷泵噪聲。 實際上，在窄帶工作時也存在類似的問題。對于一個整數(shù)為N的鎖相環(huán)，窄的信道間隔要求使用一個低的參考頻率和窄的環(huán)路濾波帶寬。因此，當靠近載波的相位噪聲性能要求較高時，也需要使用基于LC的壓控振蕩器。在環(huán)路帶寬外，發(fā)射機的相位噪聲也僅僅和壓控振蕩器的自由振蕩噪聲一樣。而這些根本與鎖相環(huán)的拓撲結構無關。
解決這一問題的一個途徑，就是使用外加電感器的基于LC的壓控振蕩器。由于從芯片上去掉了電感，芯片就可以做得很小，電感的品質(zhì)因數(shù)(Q)也可以做得更高。這樣做的缺點在于增加了引腳和外部元件數(shù)量、以及槽路的寄生參量，另外，也容易導致多模振蕩。對于這些問題，單靠集成電路的設計自身是無法解決的，而是要通過PCB的合理設計以及選取適當?shù)耐獠吭斫鉀Q。相對于全集成解決方案，帶外部電感的LC型壓控振蕩器可以減小芯片尺寸和成本，但要求使用者付出更大的工作量。因此，更多的設計師傾向于選擇全集成的LC型壓控振蕩器。
對于一個低功耗、低相位噪聲壓控振蕩器的設計來說，高質(zhì)量的電感器是關鍵。但是，采用標準的集成技術難以實現(xiàn)電感。一種可能性就是使用線繞電感器。這種電感器要用較長的線圈，大約為1mm/nH。然而，對于ISM的應用，腔體尺寸非常小，因此對于低至900MHz這樣的頻率，可以實現(xiàn)的電感量卻又太小。
于是，就要求使用集成電感器，這就需要使用鍍金的集成技術。對于高品質(zhì)因數(shù)的電感器，需要采用低阻的金屬層。但為減小襯底損耗，又要求使用高阻的襯底。常用的0.6um BICMOS工藝提供了另一種選擇。第三層金屬層厚度為2.4um，其面電阻為12.5歐姆/單位正方形(Ω/square)。它在襯底3.5um上方進行敷設，這樣襯底電阻可以達20歐-厘米。
該VCO設計采用一個外部電感是為了節(jié)省芯片面積。通過采用差分方式使用該電感獲得很高的品質(zhì)因子Q。這能與VCO的差分拓撲結構很好匹配。業(yè)界確實有這種用法，不過Cadence Inductor Modeller不支持對對稱電感進行建模。因此，該電感以前被建模成非對稱電感，后來又基于幾個簡單的近似對模型進行完善。由于對稱電感線圈的平均位置沒有變化，因此對稱電感的電感值大致與具有相同幾何構型的非對稱電感相等。它的品質(zhì)因子將會稍低一點，因為通孔數(shù)量增加了，這可通過增加一個串聯(lián)電阻進行模擬。
這時，諧振頻率率會明顯減小，因為兩個相鄰線匝之間的氧化電容在電感的寄生電容中占更大比重。通過簡單估算可知，電感的諧振頻率率僅為相應非對稱電感的70％。這是通過另外一個并聯(lián)電容進行模擬的，從圖2可看到該電感結構和特性。
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變?nèi)荻O管的陰極位于N阱中，具有較大的寄生電容。這些寄生電容的Q值很低，因此陽極與LC諧振電路相連接,且把陰極用作控制輸入是非常重要的。
LC VCO通常由LC諧振電路和補償電路組成，該補償電路產(chǎn)生負電導來補償LC諧振損耗。為獲得諧振初始條件，LC VCO必須滿足下面不等式。
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