μC/OS-II的實時系統(tǒng)加速模塊設計
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當有更高優(yōu)先級的任務進入就緒態(tài)時，就會產生RTA中斷。硬件實現上，當進入就緒態(tài)的上個時鐘周期的最高優(yōu)先級和本時刻的最高優(yōu)先級不同時，便產生中斷信號。在μC/OS-II中，每個TimeTick時刻都會發(fā)生中斷，這就需要更頻繁地保存CPU寄存器，相比本文提出的方法，浪費了更多的CPU時間。
1.2 TimeTick信號的產生
RTA的運行需要一個可配置的Timer來為其產生TimeTick信號。在本文中，通過對OR1200進行改造，利用其內部的Timer產生中斷信號作為RTA任務調度的標準時鐘節(jié)拍，而將RTA的中斷信號連接到原來Timer在CPU的接口處。這樣，CPU通過Wishbone總線可對Timer進行讀寫，且RTA產生的中斷不會占用可編程中斷控制器PIC（Programmable Interrupt Controller）。改造后的框圖如圖2所示。
1.3 軟件實現
因為任務數據結構的改變，源碼中所有涉及到任務數據結構的函數都要進行修改。由于任務調度和時間處理由RTA模塊執(zhí)行，原先執(zhí)行TimeTick的中斷函數要作相應修改，在中斷時，只需讀取RTA中HighestPrio寄存器，然后做上下文切換，運行該優(yōu)先級的任務即可。
2 實驗結果
本實驗使用的CPU為OR1200，CPU和所有的外設都通過Wishbone總線連接，系統(tǒng)時鐘為25 MHz。在Altera的Cyclone II FPGA平臺上,使用Quartus8.1工具對RTA進行布局布線,其共占用4 197個邏輯單元LE(Logic Element）。
任務響應時間是RTOS性能的一個重要指標，其定義為：從任務中斷產生的時刻起，到恢復任務執(zhí)行之間的時間。試驗中，利用自定義的Timer作為測量標尺，在2個測試點各讀取一次，相減后的數值再乘以此Timer的周期，便得到該段測試時間。圖3是有硬件加速和無硬件加速的任務響應時間的測試結果，單位是系統(tǒng)時鐘周期。
從圖中3可以看出，在無硬件支持的RTOS中，隨著任務數的增加，任務響應時間也隨之呈線性增加。其原因是，程序順序執(zhí)行，在無硬件加速的情況下，RTOS內核在每個TimeTick中斷都要對任務的延時域進行順序更新。隨著任務的增加，延時域的處理時間也增長。有硬件加速支持時，任務響應時間縮短，而且與正在運行的任務數量沒有關系。這是因為所有任務的延時域都同時更新，在一個時鐘周期內即可全部完成。所以使用RTA模塊后，降低了系統(tǒng)本身占用CPU的時間，提高了系統(tǒng)的可預測性。可見，在添加RTA模塊后RTOS的性能得到了提高。
本文將μC/OS-II系統(tǒng)中調用頻繁的任務調度和時間管理采用硬件實現，達到了降低系統(tǒng)負載、穩(wěn)定任務響應時間、提高系統(tǒng)可預測性的目的。實驗結果表明，使用本硬件，任務中斷響應時間可降低85.8%。
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