多核處理器設(shè)計(jì)的九大關(guān)鍵問題

基于片上互連的結(jié)構(gòu)是指每個(gè)CPU核心具有獨(dú)立的處理單元和Cache，各個(gè)CPU核心通過交叉開關(guān)或片上網(wǎng)絡(luò)等方式連接在一起。各個(gè)CPU核心間通過消息通信。這種結(jié)構(gòu)的優(yōu)點(diǎn)是可擴(kuò)展性好，數(shù)據(jù)帶寬有保證; 缺點(diǎn)是硬件結(jié)構(gòu)復(fù)雜，且軟件改動(dòng)較大。

也許這兩者的競(jìng)爭(zhēng)結(jié)果不是互相取代而是互相合作，例如在全局范圍采用片上網(wǎng)絡(luò)而局部采用總線方式，來達(dá)到性能與復(fù)雜性的平衡。

5 總線設(shè)計(jì)

傳統(tǒng)微處理器中，Cache不命中或訪存事件都會(huì)對(duì)CPU的執(zhí)行效率產(chǎn)生負(fù)面影響，而總線接口單元（BIU）的工作效率會(huì)決定此影響的程度。當(dāng)多個(gè)CPU核心同時(shí)要求訪問內(nèi)存或多個(gè)CPU核心內(nèi)私有Cache同時(shí)出現(xiàn)Cache不命中事件時(shí)，BIU對(duì)這多個(gè)訪問請(qǐng)求的仲裁機(jī)制以及對(duì)外存儲(chǔ)訪問的轉(zhuǎn)換機(jī)制的效率決定了CMP系統(tǒng)的整體性能。因此尋找高效的多端口總線接口單元（BIU）結(jié)構(gòu)，將多核心對(duì)主存的單字訪問轉(zhuǎn)為更為高效的猝發(fā)（burst）訪問; 同時(shí)尋找對(duì)CMP處理器整體效率最佳的一次Burst訪問字的數(shù)量模型以及高效多端口BIU訪問的仲裁機(jī)制將是CMP處理器研究的重要內(nèi)容。

6 操作系統(tǒng)設(shè)計(jì): 任務(wù)調(diào)度、中斷處理、同步互斥

對(duì)于多核CPU，優(yōu)化操作系統(tǒng)任務(wù)調(diào)度算法是保證效率的關(guān)鍵。一般任務(wù)調(diào)度算法有全局隊(duì)列調(diào)度和局部隊(duì)列調(diào)度。前者是指操作系統(tǒng)維護(hù)一個(gè)全局的任務(wù)等待隊(duì)列，當(dāng)系統(tǒng)中有一個(gè)CPU核心空閑時(shí)，操作系統(tǒng)就從全局任務(wù)等待隊(duì)列中選取就緒任務(wù)開始在此核心上執(zhí)行。這種方法的優(yōu)點(diǎn)是CPU核心利用率較高。后者是指操作系統(tǒng)為每個(gè)CPU內(nèi)核維護(hù)一個(gè)局部的任務(wù)等待隊(duì)列，當(dāng)系統(tǒng)中有一個(gè)CPU內(nèi)核空閑時(shí)，便從該核心的任務(wù)等待隊(duì)列中選取恰當(dāng)?shù)娜蝿?wù)執(zhí)行，這種方法的優(yōu)點(diǎn)是任務(wù)基本上無需在多個(gè)CPU核心間切換，有利于提高CPU核心局部Cache命中率。目前多數(shù)多核CPU操作系統(tǒng)采用的是基于全局隊(duì)列的任務(wù)調(diào)度算法。

多核的中斷處理和單核有很大不同。多核的各處理器之間需要通過中斷方式進(jìn)行通信，所以多個(gè)處理器之間的本地中斷控制器和負(fù)責(zé)仲裁各核之間中斷分配的全局中斷控制器也需要封裝在芯片內(nèi)部。

另外,多核CPU是一個(gè)多任務(wù)系統(tǒng)。由于不同任務(wù)會(huì)競(jìng)爭(zhēng)共享資源，因此需要系統(tǒng)提供同步與互斥機(jī)制。而傳統(tǒng)的用于單核的解決機(jī)制并不能滿足多核，需要利用硬件提供的“讀－修改－寫”的原子操作或其他同步互斥機(jī)制來保證。

7 低功耗設(shè)計(jì)

半導(dǎo)體工藝的迅速發(fā)展使微處理器的集成度越來越高，同時(shí)處理器表面溫度也變得越來越高并呈指數(shù)級(jí)增長(zhǎng)，每三年處理器的功耗密度就能翻一番。目前，低功耗和熱優(yōu)化設(shè)計(jì)已經(jīng)成為微處理器研究中的核心問題。CMP的多核心結(jié)構(gòu)決定了其相關(guān)的功耗研究是一個(gè)至關(guān)重要的課題。

低功耗設(shè)計(jì)是一個(gè)多層次問題，需要同時(shí)在操作系統(tǒng)級(jí)、算法級(jí)、結(jié)構(gòu)級(jí)、電路級(jí)等多個(gè)層次上進(jìn)行研究。每個(gè)層次的低功耗設(shè)計(jì)方法實(shí)現(xiàn)的效果不同——抽象層次越高，功耗和溫度降低的效果越明顯。

8 存儲(chǔ)器墻

為了使芯片內(nèi)核充分地工作，最起碼的要求是芯片能提供與芯片性能相匹配的存儲(chǔ)器帶寬，雖然內(nèi)部Cache的容量能解決一些問題，但隨著性能的進(jìn)一步提高，必須有其他一些手段來提高存儲(chǔ)器接口的帶寬，如增加單個(gè)管腳帶寬的DDR、DDR2、QDR、XDR等。同樣，系統(tǒng)也必須有能提供高帶寬的存儲(chǔ)器。所以，芯片對(duì)封裝的要求也越來越高，雖然封裝的管腳數(shù)每年以20%的數(shù)目提升，但還不能完全解決問題，而且還帶來了成本提高的問題，為此，怎樣提供一個(gè)高帶寬，低延遲的接口帶寬，是必須解決的一個(gè)重要問題。

9 可靠性及安全性設(shè)計(jì)

隨著技術(shù)革新的發(fā)展，處理器的應(yīng)用滲透到現(xiàn)代社會(huì)的各個(gè)層面，但是在安全性方面卻存在著很大的隱患。一方面，處理器結(jié)構(gòu)自身的可靠性低下，由于超微細(xì)化與時(shí)鐘設(shè)計(jì)的高速化、低電源電壓化，設(shè)計(jì)上的安全系數(shù)越來越難以保證，故障的發(fā)生率逐漸走高。另一方面，來自第三方的惡意攻擊越來越多，手段越來越先進(jìn)，已成為具有普遍性的社會(huì)問題?，F(xiàn)在，可靠性與安全性的提高在計(jì)算機(jī)體系結(jié)構(gòu)研究領(lǐng)域備受注目。

今后，CMP這類處理器芯片內(nèi)有多個(gè)進(jìn)程同時(shí)執(zhí)行的結(jié)構(gòu)將成為主流，再加上硬件復(fù)雜性、設(shè)計(jì)時(shí)的失誤增加，使得處理器芯片內(nèi)部也未必是安全的，因此，安全與可靠性設(shè)計(jì)任重而道遠(yuǎn)。