ARM,DSP,FPGA,CPLD,SOPC,SOC區(qū)別和聯(lián)系

ARM,DSP,FPGA,CPLD,SOPC,SOC之間有什么區(qū)別和聯(lián)系？

arm是一種嵌入式芯片，比單片機功能強，可以針對需要增加外設(shè)。類似于通用cpu，但是不包括桌面計算機。

DSP主要用來計算，計算功能很強悍，一般嵌入式芯片用來控制，而DSP用來計算，譬如一般手機有一個arm芯片，主要用來跑界面，應(yīng)用程序，DSP可能有兩個，adsp,mdsp，或一個，主要是加密解密，調(diào)制解調(diào)等。

FPGA和CPLD都是可編程邏輯器件，都可以用VHDL或verilog HDL來編程，一般CPLD使用乘積項技術(shù)，粒度粗些;FPGA使用查找表技術(shù)，粒度細些，適用觸發(fā)器較多的邏輯。其實多數(shù)時候都忽略它們的差異，一般在設(shè)計ASIC芯片時要用FPGA驗證，然后再把VHDL等程序映射為固定的版圖，制作ASIC芯片，在設(shè)計VHDL程序時，有可能要使用C仿真。

SOC就是單片系統(tǒng)，主要是器件太多設(shè)計復(fù)雜，成本高，可靠性差等缺點，所以單片系統(tǒng)是一個發(fā)展趨勢。

SOPC就是可編程芯片系統(tǒng)，就是可以用FPGA/CPLD實現(xiàn)一個單片系統(tǒng)，譬如altera的Nios軟核處理器嵌入到Stratix中。

●FPGA與CPLD的區(qū)別

系統(tǒng)的比較,與大家共享：

盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點:

①CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。

②CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。

③在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程;FPGA可在邏輯門下編程,而CPLD是在邏輯塊下編程。

④FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。

⑤CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法復(fù)雜。

⑥CPLD的速度比FPGA快,并且具有較大的時間可預(yù)測性。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。

⑦在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。

⑧CPLD保密性好,FPGA保密性差。

⑨一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。

隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高,數(shù)字器件設(shè)計人員在進行大型設(shè)計時,既靈活又容易,而且產(chǎn)品可以很快進入市場。許多設(shè)計人員已經(jīng)感受到CPLD容易使用、時序可預(yù)測和速度高等優(yōu)點,然而,在過去由于受到CPLD密度的限制,他們只好轉(zhuǎn)向FPGA和ASIC。現(xiàn)在,設(shè)計人員可以體會到密度高達數(shù)十萬門的CPLD所帶來的好處。

CPLD結(jié)構(gòu)在一個邏輯路徑上采用1至16個乘積項,因而大型復(fù)雜設(shè)計的運行速度可以預(yù)測。因此,原有設(shè)計的運行可以預(yù)測,也很可靠,而且修改設(shè)計也很容易。CPLD在本質(zhì)上很靈活、時序簡單、路由性能極好,用戶可以改變他們的設(shè)計同時保持引腳輸出不變。與FPGA相比,CPLD的I/O更多,尺寸更小。

如今,通信系統(tǒng)使用很多標準,必須根據(jù)客戶的需要配置設(shè)備以支持不同的標準。CPLD可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議,并隨著標準和協(xié)議的演變而改變功能。這為系統(tǒng)設(shè)計人員帶來很大的方便,因為在標準尚未完全成熟之前他們就可以著手進行硬件設(shè)計,然后再修改代碼以滿足最終標準的要求。CPLD的速度和延遲特性比純軟件方案更好,它的NRE費用低於ASIC,更靈活,產(chǎn)品也可以更快入市。CPLD可編程方案的優(yōu)點如下：

●邏輯和存儲器資源豐富(Cypress Delta39K200的RAM超過480 Kb)

●帶冗余路由資源的靈活時序模型

●改變引腳輸出很靈活

●可以裝在系統(tǒng)上后重新編程

●I/O數(shù)目多