一種基于ARM內(nèi)核SoC的FPGA 驗(yàn)證環(huán)境設(shè)計(jì)方法
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圖6 預(yù)充電、自刷新
從圖6 中tr 線處的時(shí)序看出,上電后滿足預(yù)充電命令的要求,緊接著是8 個(gè)自刷新命令,最后是模式寄存器的設(shè)置,命令字為020H( 00100000B) ,即CASLatency 設(shè)置為2 個(gè)時(shí)鐘周期, Addressing Mode 為Sequential 模式, Burst Length 為1 個(gè)數(shù)據(jù)訪問(wèn)模式,模式設(shè)置命令通過(guò)地址線a02a9 發(fā)出,如圖7 所示。
圖7 模式設(shè)置
將該SDRAM的地址映射成為從30000000 的地址空間開始的地址,利用SDRAM驅(qū)動(dòng)程序(協(xié)同調(diào)試時(shí),應(yīng)通過(guò)實(shí)時(shí)操作系統(tǒng)進(jìn)行SDRAM 的讀寫) , 向以30000000 開始的地址空間連續(xù)寫入300 個(gè)從數(shù)據(jù)0 遞增到299 的數(shù),截取中間一段波形如圖8 所示。圖6～圖8 中各信號(hào)如下:clk 為同步時(shí)鐘,圖中是10 MHz ;cse 為EMI 的8 個(gè)片選信號(hào)之一,即SDRAM的片選信號(hào)cs;ras 和cas 為SDRAM 的控制信號(hào);we 為SDRAM 的讀寫控制信號(hào);bank021 為SDRAM 的4 個(gè)bank 選擇控制信號(hào);sd10 為既是SDRAM 的控制信號(hào)又是地址信號(hào)a10;a0211 為不包括a10 的地址信號(hào);dqm021 為字節(jié)選擇信號(hào);d027 為低位數(shù)據(jù)線。
圖8 寫時(shí)序
寫命令應(yīng)當(dāng)滿足的時(shí)序要求是:在時(shí)鐘周期的上升沿處RAS 高,WE、CS、CAS 低;第一個(gè)要寫的數(shù)據(jù)必須與寫命令同時(shí)發(fā)出。從圖8 可以看出,確實(shí)能夠成功執(zhí)行寫操作訪問(wèn)。注意: 在寫之前,必須將該bank激活,只有激活的bank 才能進(jìn)行讀寫,圖中的激活命令沒(méi)有顯示出來(lái),同時(shí),由于該訪問(wèn)總共300 個(gè)地址完全在一個(gè)行內(nèi),不用對(duì)其進(jìn)行行預(yù)充電和再激活(在一個(gè)已經(jīng)激活的bank 內(nèi),讀寫不同的行就要求對(duì)該bank進(jìn)行預(yù)充電和再激活) 。
通過(guò)圖6～圖8 ,還可以看出各種操作命令的建立時(shí)間Tsetup和保持時(shí)間Thold都設(shè)置得比較緊,幾乎剛好滿足。這種IP 核沒(méi)有給用戶留出足夠的余量,一旦用戶對(duì)PCB 的制作稍有不慎,在PCB 板級(jí)違反建立時(shí)間和保持時(shí)間極有可能,造成SDRAM 的不正確訪問(wèn),所以需要進(jìn)行檢查和修改。經(jīng)過(guò)前端人員的仿真驗(yàn)證,代碼中確實(shí)存在忽略建立時(shí)間和保持時(shí)間的問(wèn)題,修改后重新在該平臺(tái)進(jìn)行驗(yàn)證,以上兩個(gè)時(shí)間都能很好地滿足,且有足夠的余量。另外,從圖中可以看出,數(shù)據(jù)線上有一些毛刺,這是由于FPGA 的I/ O 端口引腳對(duì)邏輯分析儀的接口沒(méi)有很好地分配造成的,重新分配FPGA 的I/ O 端口,絕大部分毛刺都能很好地消除。
通過(guò)以上實(shí)驗(yàn),說(shuō)明該驗(yàn)證平臺(tái)確實(shí)能夠達(dá)到驗(yàn)證SOC IP 核的目的。要注意的是,當(dāng)要驗(yàn)證各個(gè)IP模塊(包括INT 中斷控制器、DMA 控制器、LCD 控制器和AC97 控制器等) 之間協(xié)同工作時(shí),燒入的代碼較多,占用FPGA 資源較多,再加上需要實(shí)時(shí)運(yùn)行,例如,播放PM3 實(shí)時(shí)解碼過(guò)程中,時(shí)鐘至少要求60 MHz ,需要工作的IP 核有總線、DMA 控制器、INT 中斷控制器、AC97 控制器等,在這種情況下,最好使用Multi PointSynthesis 的綜合流程和Timing driven 的綜合與優(yōu)化策略,使用Logic-lock 約束技術(shù)和人工干預(yù)布局布線,才能達(dá)到預(yù)期目的。
使用該平臺(tái)對(duì)我們開發(fā)的SoC 的各個(gè)模塊進(jìn)行了驗(yàn)證,并在10 MHz～70 MHz 條件下與代碼前(后) 仿真結(jié)果和SoC 實(shí)測(cè)結(jié)果進(jìn)行了比較,結(jié)果見圖9。可以看出,該FPGA 驗(yàn)證平臺(tái)在多模塊、高速情況下,性能有所下降,需進(jìn)一步提高綜合和布局布線技術(shù)。
圖9 代碼仿真、FPG平臺(tái)驗(yàn)證及SoC芯片實(shí)測(cè)結(jié)果比較
結(jié)束語(yǔ)
本文提出了一種常用的基于ARM內(nèi)核SoC 的FPGA 驗(yàn)證環(huán)境的設(shè)計(jì)方法,并給出了電路結(jié)構(gòu)框圖和相應(yīng)的外圍電路設(shè)計(jì)。根據(jù)該設(shè)計(jì), 在FPGA 內(nèi)實(shí)現(xiàn)AMBA 總線、存儲(chǔ)器接口和中斷控制器,加上外面的ARM處理器核,構(gòu)成了ARM SoC 的最小系統(tǒng),根據(jù)具體目標(biāo)系統(tǒng)的需要,可以增加LCD 控制器、AC97 控制器、USB 控制器等模塊,構(gòu)成一個(gè)非常實(shí)用的驗(yàn)證平臺(tái)。在IP 核燒入后,可以使用ARM ADS(ARM Developer Suite) 軟件開發(fā)工具,在線對(duì)設(shè)計(jì)的硬件電路、硬件驅(qū)動(dòng)軟件、操作系統(tǒng)和高層應(yīng)用軟件進(jìn)行調(diào)試,從而大大縮短了基于SoC 芯片的應(yīng)用系統(tǒng)的開發(fā)時(shí)間。隨著FPGA 的飛速發(fā)展,用戶可以選用更加先進(jìn)和方便使用的FPGA ,還可選用內(nèi)嵌ARM 核的FPGA 芯片來(lái)構(gòu)建驗(yàn)證平臺(tái)。同時(shí),該系統(tǒng)在電壓設(shè)計(jì)、模塊選用甚至處理器核的選用方面都考慮了升級(jí)擴(kuò)展技術(shù),可供其他SoC 的驗(yàn)證借鑒。
評(píng)論