基于ARM和Ethernet的現(xiàn)場實時信號采集分析系統(tǒng)

1信號分析系統(tǒng)硬件框架

圖1 數(shù)采分析儀系統(tǒng)結(jié)構(gòu)圖

數(shù)據(jù)采集分析儀系統(tǒng)結(jié)構(gòu)圖見圖1，從功能上看，它由信號采集與處理、以太網(wǎng)數(shù)據(jù)通訊兩大部分組成。
1.1　數(shù)據(jù)采集與信號處理
為了增強系統(tǒng)的數(shù)據(jù)采集與信號處理能力，采用了ARM+DSP主從結(jié)構(gòu)。ARM采用三星公司的S3C4510B作為主處理器，完成系統(tǒng)管理及網(wǎng)絡(luò)通訊。DSP采用TI公司的TMS320VC5416作為協(xié)處理器，完成信號處理、分析包括FFT、互譜、平均等信號處理任務(wù)及特征抽取任務(wù)。這樣的任務(wù)劃分有利于讓主從處理器都能充分發(fā)揮處理能力，從而使系統(tǒng)的數(shù)據(jù)采集與信號處理能力達到最大。其增強的外部存儲器接口，使得對外部數(shù)據(jù)的預(yù)處理更加方便，存儲器接口電路的設(shè)計也更靈活，因此在實時數(shù)據(jù)采集和信號處理系統(tǒng)中得到了應(yīng)用。
1.2　以太網(wǎng)數(shù)據(jù)通訊
系統(tǒng)控制器向外提供1個10M/100M以太網(wǎng)口，通過寬帶可以接入Internet或局域網(wǎng)；S3C4510B內(nèi)嵌一個可以以10M/100M的速率工作在半雙工或全雙工模式下的以太網(wǎng)控制器,其MAC層支持媒體獨立接口(MII)和帶緩沖的DMA接口(BDI)。MAC層由發(fā)送模塊、接收模塊、流控模塊、用于存儲網(wǎng)絡(luò)地址的匹配地址存儲器(CAM)以及一些命令寄存器、狀態(tài)寄存器、錯誤計數(shù)器寄存器構(gòu)成。MII支持在25MHz時鐘下以100M速率的發(fā)送與接收操作，和在2.5MHz時鐘下以10M速率的發(fā)送與接收操作。特別適用于通訊和網(wǎng)絡(luò)產(chǎn)品。TCP/IP協(xié)議的使用將提高基于以太網(wǎng)的通訊軟件實現(xiàn)的可靠性來降低其復(fù)雜度。在主處理器內(nèi)嵌的uClinux帶有一個完整的TCP/IP協(xié)議，同時它還支持許多其他網(wǎng)絡(luò)協(xié)議。uClinux對于嵌入式系統(tǒng)來說是一個網(wǎng)絡(luò)完備的操作系統(tǒng)。
1.3 主從模塊通訊接口設(shè)計
主從處理器之間應(yīng)盡量加快通訊速度，并保持可靠性和實時性。uClinux需要讀取數(shù)據(jù)處理模塊中的RAM，所以最好是把數(shù)據(jù)處理模塊中的RAM作為uClinux的內(nèi)存地址的一部分，采用HPI技術(shù)可以滿足此要求。用Altera公司的FPGA芯片EP1C6作為系統(tǒng)的邏輯控制單元及主從系統(tǒng)配置電路，完成TMS320C5416與ARM處理器相關(guān)控制連接。
從系統(tǒng)硬件采用TI公司的TMS320C5416作信號處理器，用Altera公司的FPGA芯片EP1C6作為系統(tǒng)的邏輯控制單元及主從系統(tǒng)配置電路，同時利用HPI技術(shù)，完成TMS320C5416與ARM處理器S3C4510B的數(shù)據(jù)交換。
C5416與S3C4510B接口簡單，DSP通過HPI8與主機設(shè)備相連時，除了8位HPI數(shù)據(jù)總線及控制信號線外，不需更多地附加其它邏輯電路，只需將C5416控制的引腳和S3C4510B的GPIO口引腳相連，這樣對C5416的控制就只需設(shè)置相應(yīng)的GPIO口線即可。
在嵌入式系統(tǒng)設(shè)計中，用S3C4510B作為主控制器，用C5416進行數(shù)據(jù)采集運算處理，然后通過HPI8接口進行數(shù)據(jù)通信。試驗表明，用HPI接口技術(shù)在C5416和S3C4510B間實現(xiàn)通信滿足嵌入式系統(tǒng)的實時性要求。