片上系統(tǒng)芯片設(shè)計(jì)與靜態(tài)時(shí)序分析
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在集成電路設(shè)計(jì)技術(shù)已進(jìn)入第四代的今天，一個(gè)電子系統(tǒng)或分系統(tǒng)可以完全集成在一個(gè)芯片之上，即系統(tǒng)芯片（SOC）集成。隨著設(shè)計(jì)規(guī)模增大、電路性能的提高和設(shè)計(jì)的復(fù)雜度大大增加，相應(yīng)地，對(duì)設(shè)計(jì)方法學(xué)提出了更高的要求。
傳統(tǒng)的芯片設(shè)計(jì)中，只考慮了門本身的延遲，互連引起的延遲忽略不計(jì)，也正因如此，傳統(tǒng)的設(shè)計(jì)流程可分為邏輯設(shè)計(jì)與物理實(shí)現(xiàn)兩個(gè)相互獨(dú)立階段，芯片的設(shè)計(jì)考慮較簡(jiǎn)單。隨著晶體管尺寸的降低，門的速度越來(lái)越快，限制電路性能提高的主要因素不再是開關(guān)速度，而是互連延遲。時(shí)鐘頻率越高，互連線作為扇出負(fù)載引起的延遲在整個(gè)時(shí)序預(yù)算中所占的比例越大。深亞微米設(shè)計(jì)范圍中互連延遲占總延遲的60％～70％，因此精確地計(jì)算這部分延遲在芯片設(shè)計(jì)中是十分重要的。同時(shí)高性能電路使得所有時(shí)序的容差都非常小，也對(duì)精確定位電路各部分的延遲模型提出了更高的要求。另一方面，由于EDA(電子設(shè)計(jì)自動(dòng)化)工具實(shí)現(xiàn)過(guò)程中互連延遲信息只有在物理實(shí)現(xiàn)后才能得到，而在深亞微米芯片設(shè)計(jì)中，只有用實(shí)際的布圖拓?fù)湫畔⒓s束邏輯設(shè)計(jì)，才能得到準(zhǔn)確的時(shí)序。因此，為了提高芯片的設(shè)計(jì)效率，縮短設(shè)計(jì)周期，片上系統(tǒng)芯片設(shè)計(jì)（往往采用深亞微米工藝）必須克服傳統(tǒng)設(shè)計(jì)方法中前端設(shè)計(jì)和后端設(shè)計(jì)相互分離的弊病。
另外，由于以往流行的動(dòng)態(tài)時(shí)序驗(yàn)證是在驗(yàn)證功能的同時(shí)驗(yàn)證時(shí)序，需要輸入向量作為激勵(lì)。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長(zhǎng)，驗(yàn)證所需時(shí)間占到整個(gè)設(shè)計(jì)周期的50%，且這種方法難以保證足夠的覆蓋率，因而對(duì)片上系統(tǒng)芯片設(shè)計(jì)已成為設(shè)計(jì)流程的瓶頸，所以必須有更有效的時(shí)序驗(yàn)證技術(shù)取代之。
2 片上系統(tǒng)芯片的設(shè)計(jì)流程
片上系統(tǒng)集成中越來(lái)越多地采用DSP或CPU核的設(shè)計(jì)方法，得到了世界各國(guó)EDA專家、學(xué)者的高度重視。SOC的設(shè)計(jì)涉及到算法、軟件和硬件三方面問題。軟硬件協(xié)同設(shè)計(jì)技術(shù)允許在設(shè)計(jì)早期進(jìn)行軟件和硬件的測(cè)試，及早地發(fā)現(xiàn)設(shè)計(jì)問題，因而成為當(dāng)前的研究熱點(diǎn)。但在系統(tǒng)層次上的軟硬件協(xié)同設(shè)計(jì)方法仍有待于進(jìn)一步深入研究。因?yàn)榘船F(xiàn)有的一般軟硬件協(xié)同設(shè)計(jì)方法，在確定系統(tǒng)結(jié)構(gòu)并完成軟硬件的劃分之后，用行為模型、RTL級(jí)硬件語(yǔ)言描述和數(shù)據(jù)通道合成的方法來(lái)完成硬件設(shè)計(jì)，用手工匯編和編譯器來(lái)實(shí)現(xiàn)軟件，系統(tǒng)重要參數(shù)則通過(guò)對(duì)該軟硬件劃分的協(xié)同模擬獲得。因此系統(tǒng)結(jié)構(gòu)的確定十分關(guān)鍵，但由于系統(tǒng)模型的多樣性，人們不可能窮盡所有可能情況，也無(wú)法在系統(tǒng)級(jí)建立一個(gè)良好的模型設(shè)計(jì)策略。這樣，較低層次的軟硬件優(yōu)化結(jié)果就難以保證完全符合整個(gè)系統(tǒng)優(yōu)化的目標(biāo)。對(duì)于高層次的自動(dòng)化綜合，一般自動(dòng)化工具所采用的方法是首先根據(jù)系統(tǒng)的功能說(shuō)明建立一個(gè)控制數(shù)據(jù)流圖，然后通過(guò)調(diào)度和定位得到一條合適的數(shù)據(jù)路徑。對(duì)于操作數(shù)量較低，芯片上功能單元較少的系統(tǒng)來(lái)說(shuō)，該方法比較有效。但是對(duì)于諸如MPEG編碼器的系統(tǒng)芯片，由于其操作量十分巨大，片上功能單元可能有數(shù)十個(gè)，在如此之多的操作和單元之間進(jìn)行硬件的調(diào)度與映射，根本不可能利用完全自動(dòng)化的方法實(shí)現(xiàn)，此外，在自動(dòng)化驗(yàn)證流程中，軟件的仿真時(shí)間也很長(zhǎng)。因此，對(duì)復(fù)雜度較高的片上系統(tǒng)設(shè)計(jì)必須在更高抽象層次上開發(fā)軟硬件協(xié)同設(shè)計(jì)策略。
片上系統(tǒng)在EDA工具上的實(shí)現(xiàn)流程也相應(yīng)地變得更復(fù)雜了。隨著特征尺寸的縮小，器件本身延遲不斷減少（0.1um CMOS電路，典型門延遲為11.8ps）。同時(shí)，由于每單位長(zhǎng)度的互連線電阻隨著特征尺寸的縮小而不斷變大，因此由互連線電阻和線電容引起的線延遲不斷變大，在0.35um以下時(shí)，互連延遲甚至可達(dá)信號(hào)延遲的90％。因此，對(duì)于片上系統(tǒng)芯片在EDA工具上實(shí)現(xiàn)時(shí)，進(jìn)行前端設(shè)計(jì)的同時(shí)必須考慮布圖后互連的影響。
3 靜態(tài)時(shí)序分析
仿真技術(shù)是ASIC設(shè)計(jì)過(guò)程中應(yīng)用最多的驗(yàn)證手段，然而，現(xiàn)在的單片集成系統(tǒng)設(shè)計(jì)正在將仿真時(shí)間推向無(wú)法容忍的極限。在最后的門級(jí)仿真階段，針對(duì)的是幾十乃至幾百萬(wàn)門的電路，對(duì)仿真器第一位的要求是速度和容量，因此，性能（仿真速度）和容量（能夠仿真的設(shè)計(jì)規(guī)模）是驗(yàn)證中的關(guān)鍵因素，而此時(shí)仿真器還必須支持SDF返標(biāo)和時(shí)序檢查以確保驗(yàn)證的精度。
傳統(tǒng)上采用邏輯仿真器驗(yàn)證功能時(shí)序，即在驗(yàn)證功能的同時(shí)驗(yàn)證時(shí)序，它以邏輯模擬方式運(yùn)行，需要輸入向量作為激勵(lì)。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長(zhǎng)，驗(yàn)證所需時(shí)間占到整個(gè)設(shè)計(jì)周期的50%，而最大的問題是難以保證足夠的覆蓋率。鑒于此，這種方法已經(jīng)越來(lái)越少地用于時(shí)序驗(yàn)證，取而代之的是靜態(tài)時(shí)序分析技術(shù)。
靜態(tài)時(shí)序分析技術(shù)是一種窮盡分析方法，用以衡量電路性能。它提取整個(gè)電路的所有時(shí)序路徑，通過(guò)計(jì)算信號(hào)沿在路徑上的延遲傳播找出違背時(shí)序約束的錯(cuò)誤，主要是檢查建立時(shí)間和保持時(shí)間是否滿足要求，而它們又分別通過(guò)對(duì)最大路徑延遲和最小路徑延遲的分析得到。靜態(tài)時(shí)序分析的方法不依賴于激勵(lì)，且可以窮盡所有路徑，運(yùn)行速度很快，占用內(nèi)存很少。它完全克服了動(dòng)態(tài)時(shí)序驗(yàn)證的缺陷，適合進(jìn)行超大規(guī)模的片上系統(tǒng)電路的驗(yàn)證，可以節(jié)省多達(dá)20%的設(shè)計(jì)時(shí)間。因此，靜態(tài)時(shí)序分析器在功能和性能上滿足了全片分析的目的。支持片上系統(tǒng)設(shè)計(jì)，即它為很快滿足設(shè)計(jì)時(shí)序要求取得了突破，能提供百萬(wàn)門級(jí)設(shè)計(jì)所要求的性能，并在一個(gè)合理的時(shí)間內(nèi)分析設(shè)計(jì)，而且它帶有先進(jìn)的時(shí)序分析技術(shù)和可視化的特性，用于全芯片驗(yàn)證。
4 設(shè)計(jì)實(shí)例與實(shí)驗(yàn)結(jié)果
我們以復(fù)雜度較高的電子系統(tǒng)——MPEG編碼芯片系統(tǒng)為對(duì)象進(jìn)行研究。圖2是它的結(jié)構(gòu)，其內(nèi)部包含兩個(gè)不同性質(zhì)的可編程ASIP：高層為一個(gè)可編程性RISC核(結(jié)構(gòu)見圖3)，除了協(xié)調(diào)各部分的操作之外，該核主要完成變長(zhǎng)編碼的算法任務(wù)；低層為一個(gè)高吞吐量的可編程數(shù)字信號(hào)處理器DSP核，該核主要用于運(yùn)動(dòng)估計(jì)、離散余弦變換和量化等細(xì)粒度的算法任務(wù)。此外，編碼器內(nèi)部還有專門的DMA(Direct Memory Access)控制器，用于管理片上存儲(chǔ)器和片外存儲(chǔ)器單元的數(shù)據(jù)交換。在此，著重研究該系統(tǒng)芯片上嵌入式RISC核的結(jié)構(gòu)設(shè)計(jì)及EDA工具上的實(shí)現(xiàn)和靜態(tài)時(shí)序分析。
研究表明，該RISC核在50MHz時(shí)鐘頻率下，就可以完成MPEG-2的變長(zhǎng)編碼任務(wù)。
我們采用EUROPRACTICE的0.35μm CMOS低功耗庫(kù)MTC45000系列，在Ultra SUN工作站上，引入Cadence的Floorplanning工具對(duì)版圖進(jìn)行整體規(guī)劃，Synopsys Synthesis工具進(jìn)行邏輯綜合。按照?qǐng)D1的設(shè)計(jì)流程進(jìn)行設(shè)計(jì)，其中運(yùn)用Synopsys的PrimeTime對(duì)全芯片的門級(jí)靜態(tài)時(shí)序進(jìn)行了分析，完成了SOC設(shè)計(jì)的靜態(tài)時(shí)序校驗(yàn)?！ ?BR> 綜合優(yōu)化結(jié)果表明，該RISC核的電路規(guī)模為5500門左右（16個(gè)通用寄存器），動(dòng)態(tài)功耗為20mW，時(shí)鐘頻率為73MHz，該RISC核完全達(dá)到了預(yù)期設(shè)計(jì)目標(biāo)。表1給出了運(yùn)用Synopsys的PrimeTime工具對(duì)關(guān)鍵路徑的靜態(tài)時(shí)序分析形成的報(bào)告（建立時(shí)間的驗(yàn)證）。結(jié)果表明該路徑滿足要求。需要指出的是，靜態(tài)時(shí)序分析技術(shù)是一種窮盡分析方法，它提取整個(gè)電路的所有時(shí)序路徑，限于篇幅，本文不再一一說(shuō)明和羅列。
5 結(jié)束語(yǔ)
本文強(qiáng)調(diào)了片上系統(tǒng)芯片設(shè)計(jì)過(guò)程中必須在前端設(shè)計(jì)的同時(shí)考慮后端布圖對(duì)時(shí)序的影響，并運(yùn)用一個(gè)新的、全芯片的、門級(jí)靜態(tài)時(shí)序分析工具支持片上系統(tǒng)設(shè)計(jì)，避免了由于芯片設(shè)計(jì)沒有完全地被驗(yàn)證而導(dǎo)致了硅芯片失效的現(xiàn)象。實(shí)例設(shè)計(jì)表明，該設(shè)計(jì)方法能提高片上系統(tǒng)芯片設(shè)計(jì)中時(shí)序設(shè)計(jì)的準(zhǔn)確性，提高驗(yàn)證效率，從而大大加快設(shè)計(jì)的收斂性。
評(píng)論