片上系統(tǒng)芯片設(shè)計與靜態(tài)時序分析
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在集成電路設(shè)計技術(shù)已進入第四代的今天，一個電子系統(tǒng)或分系統(tǒng)可以完全集成在一個芯片之上，即系統(tǒng)芯片（SOC）集成。隨著設(shè)計規(guī)模增大、電路性能的提高和設(shè)計的復(fù)雜度大大增加，相應(yīng)地，對設(shè)計方法學(xué)提出了更高的要求。
傳統(tǒng)的芯片設(shè)計中，只考慮了門本身的延遲，互連引起的延遲忽略不計，也正因如此，傳統(tǒng)的設(shè)計流程可分為邏輯設(shè)計與物理實現(xiàn)兩個相互獨立階段，芯片的設(shè)計考慮較簡單。隨著晶體管尺寸的降低，門的速度越來越快，限制電路性能提高的主要因素不再是開關(guān)速度，而是互連延遲。時鐘頻率越高，互連線作為扇出負載引起的延遲在整個時序預(yù)算中所占的比例越大。深亞微米設(shè)計范圍中互連延遲占總延遲的60％～70％，因此精確地計算這部分延遲在芯片設(shè)計中是十分重要的。同時高性能電路使得所有時序的容差都非常小，也對精確定位電路各部分的延遲模型提出了更高的要求。另一方面，由于EDA(電子設(shè)計自動化)工具實現(xiàn)過程中互連延遲信息只有在物理實現(xiàn)后才能得到，而在深亞微米芯片設(shè)計中，只有用實際的布圖拓撲信息約束邏輯設(shè)計，才能得到準確的時序。因此，為了提高芯片的設(shè)計效率，縮短設(shè)計周期，片上系統(tǒng)芯片設(shè)計（往往采用深亞微米工藝）必須克服傳統(tǒng)設(shè)計方法中前端設(shè)計和后端設(shè)計相互分離的弊病。
另外，由于以往流行的動態(tài)時序驗證是在驗證功能的同時驗證時序，需要輸入向量作為激勵。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長，驗證所需時間占到整個設(shè)計周期的50%，且這種方法難以保證足夠的覆蓋率，因而對片上系統(tǒng)芯片設(shè)計已成為設(shè)計流程的瓶頸，所以必須有更有效的時序驗證技術(shù)取代之。
2 片上系統(tǒng)芯片的設(shè)計流程
片上系統(tǒng)集成中越來越多地采用DSP或CPU核的設(shè)計方法，得到了世界各國EDA專家、學(xué)者的高度重視。SOC的設(shè)計涉及到算法、軟件和硬件三方面問題。軟硬件協(xié)同設(shè)計技術(shù)允許在設(shè)計早期進行軟件和硬件的測試，及早地發(fā)現(xiàn)設(shè)計問題，因而成為當前的研究熱點。但在系統(tǒng)層次上的軟硬件協(xié)同設(shè)計方法仍有待于進一步深入研究。因為按現(xiàn)有的一般軟硬件協(xié)同設(shè)計方法，在確定系統(tǒng)結(jié)構(gòu)并完成軟硬件的劃分之后，用行為模型、RTL級硬件語言描述和數(shù)據(jù)通道合成的方法來完成硬件設(shè)計，用手工匯編和編譯器來實現(xiàn)軟件，系統(tǒng)重要參數(shù)則通過對該軟硬件劃分的協(xié)同模擬獲得。因此系統(tǒng)結(jié)構(gòu)的確定十分關(guān)鍵，但由于系統(tǒng)模型的多樣性，人們不可能窮盡所有可能情況，也無法在系統(tǒng)級建立一個良好的模型設(shè)計策略。這樣，較低層次的軟硬件優(yōu)化結(jié)果就難以保證完全符合整個系統(tǒng)優(yōu)化的目標。對于高層次的自動化綜合，一般自動化工具所采用的方法是首先根據(jù)系統(tǒng)的功能說明建立一個控制數(shù)據(jù)流圖，然后通過調(diào)度和定位得到一條合適的數(shù)據(jù)路徑。對于操作數(shù)量較低，芯片上功能單元較少的系統(tǒng)來說，該方法比較有效。但是對于諸如MPEG編碼器的系統(tǒng)芯片，由于其操作量十分巨大，片上功能單元可能有數(shù)十個，在如此之多的操作和單元之間進行硬件的調(diào)度與映射，根本不可能利用完全自動化的方法實現(xiàn)，此外，在自動化驗證流程中，軟件的仿真時間也很長。因此，對復(fù)雜度較高的片上系統(tǒng)設(shè)計必須在更高抽象層次上開發(fā)軟硬件協(xié)同設(shè)計策略。
片上系統(tǒng)在EDA工具上的實現(xiàn)流程也相應(yīng)地變得更復(fù)雜了。隨著特征尺寸的縮小，器件本身延遲不斷減少（0.1um CMOS電路，典型門延遲為11.8ps）。同時，由于每單位長度的互連線電阻隨著特征尺寸的縮小而不斷變大，因此由互連線電阻和線電容引起的線延遲不斷變大，在0.35um以下時，互連延遲甚至可達信號延遲的90％。因此，對于片上系統(tǒng)芯片在EDA工具上實現(xiàn)時，進行前端設(shè)計的同時必須考慮布圖后互連的影響。
3 靜態(tài)時序分析
仿真技術(shù)是ASIC設(shè)計過程中應(yīng)用最多的驗證手段，然而，現(xiàn)在的單片集成系統(tǒng)設(shè)計正在將仿真時間推向無法容忍的極限。在最后的門級仿真階段，針對的是幾十乃至幾百萬門的電路，對仿真器第一位的要求是速度和容量，因此，性能（仿真速度）和容量（能夠仿真的設(shè)計規(guī)模）是驗證中的關(guān)鍵因素，而此時仿真器還必須支持SDF返標和時序檢查以確保驗證的精度。
傳統(tǒng)上采用邏輯仿真器驗證功能時序，即在驗證功能的同時驗證時序，它以邏輯模擬方式運行，需要輸入向量作為激勵。隨著規(guī)模增大，所需要的向量數(shù)量以指數(shù)增長，驗證所需時間占到整個設(shè)計周期的50%，而最大的問題是難以保證足夠的覆蓋率。鑒于此，這種方法已經(jīng)越來越少地用于時序驗證，取而代之的是靜態(tài)時序分析技術(shù)。
靜態(tài)時序分析技術(shù)是一種窮盡分析方法，用以衡量電路性能。它提取整個電路的所有時序路徑，通過計算信號沿在路徑上的延遲傳播找出違背時序約束的錯誤，主要是檢查建立時間和保持時間是否滿足要求，而它們又分別通過對最大路徑延遲和最小路徑延遲的分析得到。靜態(tài)時序分析的方法不依賴于激勵，且可以窮盡所有路徑，運行速度很快，占用內(nèi)存很少。它完全克服了動態(tài)時序驗證的缺陷，適合進行超大規(guī)模的片上系統(tǒng)電路的驗證，可以節(jié)省多達20%的設(shè)計時間。因此，靜態(tài)時序分析器在功能和性能上滿足了全片分析的目的。支持片上系統(tǒng)設(shè)計，即它為很快滿足設(shè)計時序要求取得了突破，能提供百萬門級設(shè)計所要求的性能，并在一個合理的時間內(nèi)分析設(shè)計，而且它帶有先進的時序分析技術(shù)和可視化的特性，用于全芯片驗證。
4 設(shè)計實例與實驗結(jié)果
我們以復(fù)雜度較高的電子系統(tǒng)——MPEG編碼芯片系統(tǒng)為對象進行研究。圖2是它的結(jié)構(gòu)，其內(nèi)部包含兩個不同性質(zhì)的可編程ASIP：高層為一個可編程性RISC核(結(jié)構(gòu)見圖3)，除了協(xié)調(diào)各部分的操作之外，該核主要完成變長編碼的算法任務(wù)；低層為一個高吞吐量的可編程數(shù)字信號處理器DSP核，該核主要用于運動估計、離散余弦變換和量化等細粒度的算法任務(wù)。此外，編碼器內(nèi)部還有專門的DMA(Direct Memory Access)控制器，用于管理片上存儲器和片外存儲器單元的數(shù)據(jù)交換。在此，著重研究該系統(tǒng)芯片上嵌入式RISC核的結(jié)構(gòu)設(shè)計及EDA工具上的實現(xiàn)和靜態(tài)時序分析。
研究表明，該RISC核在50MHz時鐘頻率下，就可以完成MPEG-2的變長編碼任務(wù)。
我們采用EUROPRACTICE的0.35μm CMOS低功耗庫MTC45000系列，在Ultra SUN工作站上，引入Cadence的Floorplanning工具對版圖進行整體規(guī)劃，Synopsys Synthesis工具進行邏輯綜合。按照圖1的設(shè)計流程進行設(shè)計，其中運用Synopsys的PrimeTime對全芯片的門級靜態(tài)時序進行了分析，完成了SOC設(shè)計的靜態(tài)時序校驗?！ ?BR> 綜合優(yōu)化結(jié)果表明，該RISC核的電路規(guī)模為5500門左右（16個通用寄存器），動態(tài)功耗為20mW，時鐘頻率為73MHz，該RISC核完全達到了預(yù)期設(shè)計目標。表1給出了運用Synopsys的PrimeTime工具對關(guān)鍵路徑的靜態(tài)時序分析形成的報告（建立時間的驗證）。結(jié)果表明該路徑滿足要求。需要指出的是，靜態(tài)時序分析技術(shù)是一種窮盡分析方法，它提取整個電路的所有時序路徑，限于篇幅，本文不再一一說明和羅列。
5 結(jié)束語
本文強調(diào)了片上系統(tǒng)芯片設(shè)計過程中必須在前端設(shè)計的同時考慮后端布圖對時序的影響，并運用一個新的、全芯片的、門級靜態(tài)時序分析工具支持片上系統(tǒng)設(shè)計，避免了由于芯片設(shè)計沒有完全地被驗證而導(dǎo)致了硅芯片失效的現(xiàn)象。實例設(shè)計表明，該設(shè)計方法能提高片上系統(tǒng)芯片設(shè)計中時序設(shè)計的準確性，提高驗證效率，從而大大加快設(shè)計的收斂性。
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