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          利用高集成度時鐘系統(tǒng)芯片代替?zhèn)鹘y(tǒng)分離時鐘設計
          
						
          
				作者：
				時間：2012-01-30
				來源：網(wǎng)絡
				
				
				
				
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          本文在討論傳統(tǒng)時鐘設計面臨的難點的基礎上，引入了一種數(shù)?；旌系母呒啥鹊?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/時鐘系統(tǒng)">時鐘系統(tǒng)芯片-Lattice ispClock Manager 5500系列。通過該芯片可以完成時鐘的小數(shù)分頻、倍頻、移相、輸入與輸出多I/O標準的匹配與驅動、輸出偏斜的靈活調整、時鐘擺幅和上升斜率的調整、 JTAG在線系統(tǒng)編程等功能。
          時鐘是所有電子系統(tǒng)的心臟，其性能和穩(wěn)定性直接決定著整個系統(tǒng)的性能。在數(shù)字系統(tǒng)中，一般推薦同步設計方案，時鐘的沿驅動系統(tǒng)中的寄存器和其它相關器件。傳統(tǒng)的數(shù)字時鐘系統(tǒng)由晶振(OSC)、頻率合成器(FS)或頻率時序發(fā)生器(FTG)、時鐘緩沖器等基本元器件構成，如圖1所示。
          圖中晶振用于提供標準的時鐘源。FS的工作原理有很多種，最常見的基于鎖相環(huán)(PLL)和數(shù)字頻合(DS)的頻率合成器。FTG是零延時緩沖器 (ZDB)的擴展，可以生成弱相關的頻率，為同步系統(tǒng)提供紛繁復雜的時鐘。FS和FTG一般都集成了分頻、倍頻、移相等功能，一些器件還能完成小數(shù)分頻功能。時鐘緩沖器用以適配不同的I/O標準并驅動時鐘信號，很多時鐘緩沖器還具備時鐘復制、分頻、倍頻和時鐘沿精細調整功能。 
          圖2：ispClock 5500芯片功能結構圖
          2. 低輸出偏斜，其典型輸出偏斜小于50ps，并可以完成ZDB功能。
          3. 低抖動，其典型抖動的峰-峰值小于70ps。
          4. 輸入端共有兩組，可以完成主備時鐘源的切換。每組輸入端都支持單端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等輸入電平標準。內嵌高精度可編程匹配電阻，調整范圍從40歐姆到70歐姆。
          5. 最多可以達到獨立的20路時鐘輸出，或者配對為10路差分時鐘輸出。具備20路時鐘輸出的芯片標號為ispClock 5520，另有一款具備10路獨立輸出的芯片為ispClock 5510，以滿足用戶的不同需求。時鐘輸出也支持單端的LVTTL、LVCMOS、SSTL、HSTL或差分的LVDS、LVPECL、差分HSTL、差分SSTL等輸入電平標準。并內嵌高精度可編程匹配電阻，調整范圍從40歐姆到70歐姆。
          6. 高精度PLL，芯片內嵌一個完整的高精度、低噪聲的PLL，配合5位數(shù)字分頻器，可以完成高精度、低噪聲的小數(shù)級頻率變換。
          7. 精確可編程移相。輸出端的所有信號都可以單獨進行相位調整，分為粗精度調整和高精度調整兩種模式，調整幅度最大達到＋/－12ns，分16步調整，調整步幅最小為195ps。這一點非常重要，因為同步系統(tǒng)對時鐘和數(shù)據(jù)的關系有嚴格的需求，時鐘采樣必須滿足設置和保持時間，所以在時鐘布線前往往需要根據(jù) IBIS或者SPICE模型仿真，并在PCB上對時鐘線進行等長鋸齒繞線。且不論這個步驟如如何的煩瑣，如果因為時序仿真不夠精確或者設計修改，這時再想進行時鐘的偏斜調整就非常困難，所以時鐘的偏斜調整是時鐘設計與調試中最令人頭痛的事情之一。而這款芯片的“精確可編程移相”功能，將設計者從煩瑣的時鐘仿真、繞線等調整手段解放出來，使時鐘的設計和調試簡單易行。
          8. 靈活的輸出參數(shù)調整。每路時鐘輸出除了可以進行前面介紹的偏斜調整和電平標準匹配調整等功能外，還能進行時鐘的擺幅，和時鐘的上升斜率等參數(shù)的調整。調整時鐘擺幅和沿斜率，使時鐘系統(tǒng)在滿足芯片要求的基礎上可以有效的減少高頻分量的輻射，降低單板的EMI，和時鐘或數(shù)據(jù)通路的串擾。
          9. 內置編程空間，可以存儲最多4套不同的時鐘配置方案，以滿足多種時鐘配置的靈活切換的需求。
          10. 工作電壓為2.5或3.3V?？梢酝ㄟ^JTAG口編程和在線調試。
          本文總結
          通過對其結構功能的分析，可以清晰的看到該系列時鐘芯片單片即可取代傳統(tǒng)的由FS、FTG、時鐘緩沖器、ZDB等眾多分立器件組成的時鐘系統(tǒng)解決方案。
          該芯片使時鐘的設計方法非常簡便，用戶界面良好，軟件實現(xiàn)了所見即所得。通過Lattice提供的SOC系列設計軟件ispPAC Designer(版本需3.0以上)，用戶可以方便地通過圖形界面設計時鐘方案的參數(shù)，并可對完成配置的芯片進行仿真。最后通過JTAG口自動識別與下載配置。
           
				
            
                
			
							
          
                
			              
              
            
		
		
          
		
          
		
          
		
          
			
            
				
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