基于AD9957的多波形雷達(dá)信號(hào)產(chǎn)生器實(shí)現(xiàn)方案

　　本文討論的基于AD9957的多波形雷達(dá)信號(hào)產(chǎn)生器實(shí)現(xiàn)方案，融合了RS 232串口通信、FPGA和DDS等多種技術(shù)，具有數(shù)字化、多功能和可編程的特點(diǎn)，并在模塊化設(shè)計(jì)方面做了一些探索和嘗試性研究。

　　1 整體方案設(shè)計(jì)

　　圖1為多波形雷達(dá)信號(hào)產(chǎn)生器的總體結(jié)構(gòu)框圖。系統(tǒng)主要由PC軟件，波形控制和波形產(chǎn)生三部分構(gòu)成。圖1中各部分電路簡介如下。

　　(1)PC軟件編程。應(yīng)用VC編寫人機(jī)交互界面，并用其調(diào)用Matlab產(chǎn)生的數(shù)據(jù)。

　　(2)復(fù)位電路。波形產(chǎn)生器的上電復(fù)位或手動(dòng)復(fù)位電路，對波形產(chǎn)生器進(jìn)行上電初始化或手動(dòng)初始化。

　　(3)波形數(shù)據(jù)庫內(nèi)存RAM。波形數(shù)據(jù)庫內(nèi)存存儲(chǔ)項(xiàng)目要求的所有波形數(shù)據(jù)，為波形發(fā)生器提供需要的波形數(shù)據(jù)。

　　(4)UART收發(fā)器。完成PC與FPGA之間的通信。

　　(5)電源電路。為波形產(chǎn)生器、波形控制模塊提供需要的電源。

　　(6)波形控制模塊。波形控制模塊接收從接口電路輸入的控制信號(hào)，按照系統(tǒng)的要求，完成對波形發(fā)生器的波形數(shù)據(jù)配置，輸出需要的波形信號(hào)。

　　(7)波形發(fā)生器。波形發(fā)生器是信號(hào)產(chǎn)生器的波形信號(hào)源。

　　(8)FPGA器件配置與編程電路。FPGA器件配置與編程完成對FPGA器件的數(shù)據(jù)編程與配置。

　　(9)時(shí)鐘電路。為波形產(chǎn)生器和FPGA提供工作時(shí)鐘。

　　2 主要功能模塊介紹

　　2.1 數(shù)字正交上變頻芯片AD9957介紹

　　AD9957是美國AD公司(Analog Devices Inc.)生產(chǎn)的具有18位I，Q數(shù)據(jù)和通路，內(nèi)置14位數(shù)/模轉(zhuǎn)換器的數(shù)字正交上變頻集成電路。AD9 957具有32位相位累加器;內(nèi)置1 024×32 b RAM，可實(shí)現(xiàn)內(nèi)部調(diào)制功能;內(nèi)部采用1.8 V和3.3 V供電，超低功耗;內(nèi)置的低噪聲參考時(shí)鐘倍頻器允許用低成本、低頻外部時(shí)鐘作為系統(tǒng)時(shí)鐘，同時(shí)仍可提供優(yōu)良的動(dòng)態(tài)性能。AD9957有3種工作模式：正交調(diào)制模式、單頻輸出模式、插值DAC模式。

　　2.2 UART收發(fā)器設(shè)計(jì)

　　本文中PC與FPGA內(nèi)部RAM間的通信是通過UART收發(fā)器完成的。圖2為通過FPGA設(shè)計(jì)的UART收發(fā)器的頂層原理圖，主要由uartrx(接收模塊)和uarttx(發(fā)射模塊)兩部分構(gòu)成。在完成數(shù)據(jù)傳輸?shù)耐瑫r(shí)還可以通過集成到Matlab人機(jī)界面中的串口調(diào)試程序查看FPGA接收到的數(shù)據(jù)的正確性，可以簡化程序調(diào)試過程。

　　2.3 波形控制模塊

　　目前波形控制器通常采用單片機(jī)、現(xiàn)場可編程門陣列器件和DSP三種方法來實(shí)現(xiàn)。基于系統(tǒng)時(shí)序控制要求、電路改動(dòng)與運(yùn)行可靠性、開發(fā)成本及周期等多個(gè)方面綜合考慮，在設(shè)計(jì)中選擇FPGA來實(shí)現(xiàn)波形控制電路。FPGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、可重復(fù)編程使用。圖3為AD9957的波形控制模塊。其中M1和MO是模式控制碼，F(xiàn)[2..O]是工作區(qū)選擇碼，S_CLK為串口時(shí)鐘，S_DATA為串口數(shù)據(jù)。圖4為AD9957控制模塊仿真時(shí)序圖，從圖中可以看出S_DATA和S_CLK是一一對應(yīng)的。

　　3 軟件模塊化設(shè)計(jì)

　　3.1 設(shè)計(jì)流程

　　圖5所示為目前大多采用的DDS設(shè)計(jì)流程，首先要根據(jù)系統(tǒng)要求進(jìn)行波形數(shù)據(jù)設(shè)計(jì)，并將其以某種格式儲(chǔ)存成文件，隨后用FPGA設(shè)計(jì)軟件(Quartus等)進(jìn)行RAM設(shè)計(jì)，RAM的對應(yīng)數(shù)據(jù)指定為設(shè)計(jì)的波形數(shù)據(jù)文件，最后利用邏輯將數(shù)據(jù)配置到DDS中。如若需要修改波形數(shù)據(jù)，就需要將上述步驟進(jìn)行一次，如若多次修改，是比較繁瑣的。

　　圖6所示為本設(shè)計(jì)中采用的基帶波形數(shù)據(jù)產(chǎn)生流程，通過在軟件界面中輸入波形參數(shù)，采樣率等數(shù)據(jù)，通過軟件算法，產(chǎn)生數(shù)據(jù)并將據(jù)送入FPGA內(nèi)置的RAM中，在FPGA輸入控制信號(hào)的控制下，將采樣數(shù)據(jù)送入DDS芯片中。

　　3.2 PC軟件

　　PC機(jī)應(yīng)用軟件完成所有與波形數(shù)據(jù)相關(guān)的運(yùn)算以及與硬件的數(shù)據(jù)通信功能，如圖7所示為基于Matlab GUI的應(yīng)用軟件界面界面部分，其包含以下一些功能：

　　(1)波形數(shù)據(jù)的產(chǎn)生。對指定的波形形式、脈寬、帶寬等參數(shù)的信號(hào)進(jìn)行仿真，包括時(shí)域波形數(shù)據(jù)的運(yùn)算和頻譜分析、顯示，并保存數(shù)據(jù)。目前可生成LFM，NFLM，相位編碼和三角波的信號(hào)形式，如需要可添加任意波形。

　　(2)計(jì)算機(jī)數(shù)據(jù)通信。通過計(jì)算機(jī)串行口連接系統(tǒng)主板以實(shí)現(xiàn)基于RS 232接口的異步串行數(shù)據(jù)通信，接口簡單，配置方便。目的是實(shí)現(xiàn)所需波形數(shù)據(jù)由計(jì)算機(jī)到波形產(chǎn)生硬件存儲(chǔ)器的下載、校驗(yàn)。

　　(3)用戶軟件界面。該界面可完成波形選擇;時(shí)寬、帶寬、采樣率、中頻頻率設(shè)定;信號(hào)時(shí)域波形、頻率一時(shí)間關(guān)系顯示;基帶采樣數(shù)據(jù)生成、下載等功能。

　　(4)可移植性。基于Matlab編譯的人機(jī)界面的M文件可經(jīng)Matlab編譯器(cornpiler)轉(zhuǎn)換為C或C++等不同類型的源代碼，并再次基礎(chǔ)上根據(jù)需要生成可獨(dú)立運(yùn)行的應(yīng)用程序文件，不需要Matlab環(huán)境的支持，大大擴(kuò)展了程序的應(yīng)用范圍。同時(shí)對M文件編譯后，運(yùn)行速度大大提高。

　　4 實(shí)驗(yàn)結(jié)果

　　圖8為AD9957工作在單頻輸出模式下，系統(tǒng)時(shí)鐘1 GHz，0 dBm，輸出185 MHz點(diǎn)頻頻譜，其雜散優(yōu)于-70 dBc。圖9為AD9957工作在正交調(diào)制模式下，帶寬10 MHz，時(shí)寬20μs非線型調(diào)頻信號(hào)頻譜。由于篇幅所限，線性調(diào)頻、相位編碼等信號(hào)不在此一一列出。

　　5 結(jié)語

　　該設(shè)計(jì)主要討論一種基于DDS的雷達(dá)信號(hào)的實(shí)現(xiàn)方法，系統(tǒng)設(shè)計(jì)中將軟件與硬件相結(jié)合，操作簡便、靈活，并使軟件具有一定的可移植性。Matlab的編程界面使得操作者能夠方便快捷地修改數(shù)據(jù)。實(shí)驗(yàn)結(jié)果證明了基于AD9957的多波形雷達(dá)信號(hào)產(chǎn)生器實(shí)現(xiàn)方法的正確性。由于異步通信數(shù)據(jù)傳輸?shù)牡退俾屎虵PGA內(nèi)置ROM容量的有限性，因此如果在PC與RAM間要求更高速度的數(shù)據(jù)傳輸，可以考慮換用PCI總線或計(jì)算機(jī)網(wǎng)口傳輸;當(dāng)需要大時(shí)寬信號(hào)或采樣數(shù)據(jù)量很大，超出單片F(xiàn)PGA內(nèi)部存儲(chǔ)器容量，可換用大容量的芯片或外加存儲(chǔ)設(shè)備。