基于ARM和FPGA的聲納波形產(chǎn)生系統(tǒng)設(shè)計

一般地，DDS輸出信號頻率為一個參考時鐘周期內(nèi)的相位增量，由此可得：

由圖2可知，相當(dāng)與rad,相位累加器溢出一次所歷經(jīng)的采樣脈沖（參考時鐘）個數(shù)與DDS輸出一個周期的信號所包含的采樣脈沖個數(shù)是相等的，即：

將(1)式代入(2)，可得：

由(3)可知，在參考時鐘一定的情況下，頻率控制字 決定了DDS輸出頻率。 實際上改變的是信號的相位增長速率， 越大，相位累加的曲線越陡峭，溢出一次所需的時間越短，對應(yīng)輸出信號的周期也越小，輸出信號的頻率就越大；與此相反， 越小，相位累加的曲線越平坦，溢出一次所需的時間越長，對應(yīng)輸出信號的周期也越大，輸出信號的頻率就越?。划?dāng) 按線性變化時，輸出信號即為線性調(diào)頻信號，改變 的變化規(guī)律，就可實現(xiàn)不同規(guī)律的調(diào)頻，如雙曲、指數(shù)、對數(shù)調(diào)頻等。當(dāng) ＝1時，DDS輸出最小頻率：

(4)式也是所謂的頻率分辨率。

3、系統(tǒng)硬件實現(xiàn)

　　系統(tǒng)硬件設(shè)計采用模塊化結(jié)構(gòu)，由通訊模塊、控制模塊、波形產(chǎn)生模塊和電源模塊四部分構(gòu)成，如圖3所示。

3.1 控制模塊及通訊模塊

　　ARM作為控制模塊的核心，選用Philips公司的ARM7TDMI系列微處理器LPC2292?？刂颇K和通訊模塊實現(xiàn)了本系統(tǒng)與外部主控設(shè)備（一般為PC機(jī)）的通信，通過RS232串口，并口EPP或USB通訊接口，接收主控設(shè)備發(fā)出的聲納波形信號的幅度、頻率、相位、帶寬等參數(shù)控制字，用以控制波形產(chǎn)生模塊產(chǎn)生相應(yīng)的聲納波形。

3.2 波形產(chǎn)生模塊

　　DDS技術(shù)的實現(xiàn)依賴于高速、高性能的數(shù)字器件，一般有兩種方案，一種是使用DDS專用芯片，另一種用可編程邏輯器件FPGA自行設(shè)計。DDS專用芯片控制方式固定，價格較高，而FPGA以其速度高、規(guī)模大、可編程，以及有強大EDA軟件支持等特性，十分適合實現(xiàn)DDS技術(shù)。本系統(tǒng)用FPGA實現(xiàn)DDS技術(shù)。FPGA選用Altera公司的Cyclone II系列的EP2C20F484C8N。

4、系統(tǒng)軟件開發(fā)

　　本系統(tǒng)的軟件主要分為主控設(shè)備應(yīng)用程序設(shè)計，F(xiàn)PGA波形設(shè)計部分和ARM控制部分。
　　
　　主控設(shè)備應(yīng)用程序是在X86平臺上，VC環(huán)境下開發(fā)的。主要功能是通過RS232串口，并口EPP或USB任何一種通訊接口，實現(xiàn)主控設(shè)備與ARM通信。ARM控制部分的程序?qū)崿F(xiàn)對通訊接口的訪問，并實現(xiàn)對FPGA的控制。

　　FGPA波形設(shè)計過程采用自頂向下模塊化的結(jié)構(gòu)，主要包括時鐘模塊、寄存器讀寫及控制模塊、DDS模塊，如圖4所示。

相位累加器是決定DDS性能的一個關(guān)鍵部分，相位累加器設(shè)計的好壞將直接影響到整個系統(tǒng)的性能，因此要從FPGA內(nèi)部結(jié)構(gòu)出發(fā)，設(shè)計出既節(jié)約系統(tǒng)資源，又能大幅度提高系統(tǒng)速度和性能的累加器結(jié)構(gòu)[3]。在設(shè)計相位累加器的加法器模塊時不用庫中提供的lmp_add_sub模塊，而是采用流水線技術(shù)，使用Verilog HDL編程實現(xiàn)。流水線示意圖見圖5。

　　相幅轉(zhuǎn)換采用ROM查找表法實現(xiàn)。主要考慮的問題是FPGA內(nèi)部存儲器容量的大小，而EP2C20內(nèi)部有大量的ROM資源可利用，因此可直接調(diào)用lpm_rom模塊來實現(xiàn)。