基于ARM的MPEG-4軟解碼器的優(yōu)化與實(shí)現(xiàn)

1 引 言

MPEG-4視頻壓縮標(biāo)準(zhǔn)自問世以來受到人們的廣泛關(guān)注。近幾年，嵌入式應(yīng)用中對(duì)MPEG-4播放器的實(shí)現(xiàn)已經(jīng)成為眾多廠家的研究熱點(diǎn)。專用的MPEG-4播放芯片已經(jīng)非常普遍，但是減少功耗和降低成本一直是商家追求的目標(biāo)，因此，隨著嵌入式的主流微處理器ARM的處理能力越來越強(qiáng)，用他來實(shí)現(xiàn)MPEG-4系統(tǒng)的軟解碼成為了眾多嵌入式設(shè)計(jì)公司研究的重點(diǎn)內(nèi)容。由于MPEG-4系統(tǒng)龐大且需要大量的數(shù)據(jù)處理，因此在ARM中實(shí)現(xiàn)MPEG-4軟解碼需要對(duì)其原算法進(jìn)行充分的優(yōu)化才能達(dá)到理想的性能。為此研究了一種基于ARM926EJ-S微處理器的MPEG-4解碼算法的純軟件實(shí)現(xiàn)和優(yōu)化的方法，通過對(duì)解碼算法的軟件優(yōu)化，將QVGA格式MPEG-4碼流在ARM9平臺(tái)上的播放速度由原來的10 f／s提高到了37 f／s，完全達(dá)到了流暢播放的要求，具有很高的實(shí)用價(jià)值。

2 開發(fā)平臺(tái)及耗時(shí)分析

論文研究使用的是基于ARM926EJ-S微處理器的綜合開發(fā)平臺(tái)，采用Linux操作系統(tǒng)，外接320*240(QVGA格式)的LCD顯示屏。ARM926EJ-S微處理器的時(shí)鐘頻率為190 MHz；采用5級(jí)整數(shù)流水線操作，支持32位ARM指令集和16位Thumb指令集以及擴(kuò)充的DSP指令集；支持?jǐn)?shù)據(jù)Cache和指令Cache，具有更高的指令和數(shù)據(jù)處理能力。軟件編譯環(huán)境為ADS1.2，使用Multi-ICE下載程序。

MPEG-4 SP級(jí)算法流程圖如圖1所示。優(yōu)化的前期工作首先要將MPEG-4解碼代碼移植到開發(fā)平臺(tái)上，然后對(duì)解碼各個(gè)模塊進(jìn)行運(yùn)算量和耗時(shí)分析，找出優(yōu)化的重點(diǎn)內(nèi)容。本文采用長度為376 934 B的AVI碼流為測(cè)試序列，該碼流共95幀，其中包括8個(gè)I幀，87個(gè)P幀。在未優(yōu)化前測(cè)得的耗時(shí)分析結(jié)果如表1所示，整個(gè)測(cè)試序列解碼播放完畢耗時(shí)10.05 s，解碼播放速度只有9.5 f／s。

在ARM上用軟件實(shí)現(xiàn)MPEG-4解碼器的主要任務(wù)是提高解碼速度，同時(shí)達(dá)到理想的畫面播放效果。因此，怎樣使耗時(shí)部分根據(jù)ARM處理器的特性提高程序執(zhí)行效率是我們的主要工作，也是研究實(shí)現(xiàn)的重點(diǎn)。

3 MPEG-4解碼算法在ARM926EJ-S上的優(yōu)化

MPEG-4軟解碼以開源的XVID源代碼做為參考，將XVID的C源代碼移植到ARM平臺(tái)上，在此基礎(chǔ)上進(jìn)行優(yōu)化并測(cè)試優(yōu)化后的解碼播放性能。優(yōu)化主要從3個(gè)方面進(jìn)行：

(1)對(duì)XVID源代碼的軟件結(jié)構(gòu)，程序流程進(jìn)行適合ARM特點(diǎn)的調(diào)整。
(2)對(duì)運(yùn)算量較大、耗時(shí)較多的模塊編寫匯編函數(shù)代替C程序模塊，提高程序執(zhí)行效率。
(3)尋找快速或并行算法。

3.1 軟件結(jié)構(gòu)的優(yōu)化

ARM的資源非常有限，在軟件的結(jié)構(gòu)安排上應(yīng)盡量減少存儲(chǔ)器訪問，增加Cache的命中率，提高程序執(zhí)行效率。

3.1.1 適當(dāng)?shù)哪K合并處理以減少存儲(chǔ)器的訪問次數(shù)

優(yōu)化前的源代碼中，I幀與P幀的宏塊解碼軟件結(jié)構(gòu)如圖2所示。在這個(gè)流程中，對(duì)于inter宏塊，可變長解碼(VLD)，反掃描(Iscan)，反量化(Iquant)三個(gè)過程中有3次的Block存儲(chǔ)區(qū)讀，2次Block存儲(chǔ)區(qū)寫和1次Data存儲(chǔ)區(qū)寫。然而這些數(shù)據(jù)的處理并不存在關(guān)聯(lián)性，為減少存儲(chǔ)器訪問帶來的浪費(fèi)，可以將在Block存儲(chǔ)區(qū)讀取的數(shù)據(jù)將這三個(gè)步驟全部進(jìn)行完之后再放回存儲(chǔ)區(qū)。因此可對(duì)這三個(gè)步驟進(jìn)行合并處理。具體的做法是：將原來的兩個(gè)函數(shù)：

合并后VLD從Block緩沖區(qū)讀數(shù)據(jù)處理后馬上進(jìn)行反掃描和反量化，并將反量化后的數(shù)據(jù)存入Block中。整個(gè)過程只進(jìn)行了一次Block緩沖區(qū)的讀和寫，不僅減少了兩個(gè)讀寫操作，還減少了一個(gè)Data緩沖區(qū)的開辟。同時(shí)，對(duì)于P幀在VLD之后立即進(jìn)行反量化還省去了大量零值的處理，這也是考慮合并的主要因素之一。

同樣，I幀中的AC／DC預(yù)測(cè)和反量化也可以進(jìn)行合并。做法是：將add_acdc(pMB，i，block[i*64]，iDcScaler，predictors)；dequant_intra(data[i*64]，block[i*64]，iQuant，iDcScaler)兩個(gè)函數(shù)合并為：add_acde(pMB，i，block[i*64]，iDcSealer，predictors，cbpcontrol，iQuant)。這個(gè)過程在減少存儲(chǔ)器的讀寫操作的同時(shí)也減少了沒有預(yù)測(cè)的AC值的反量化過程。

通過以上兩個(gè)步驟的合并處理，由測(cè)試序列測(cè)試之后發(fā)現(xiàn)解碼播放完畢耗時(shí)5.23 s，速度提高了將近9 f／s，效果非常明顯。

3.1.2 調(diào)整子塊處理以增加Cache命中率

MPEG-4每個(gè)宏塊由6個(gè)子塊組成。在XVID源代碼中，宏塊解碼中的6個(gè)子塊的所有處理一起進(jìn)行，被放在一個(gè)大的for循環(huán)中。ARM9采用哈佛結(jié)構(gòu)，分別擁有I-cache和D-cache，所有處理同時(shí)進(jìn)行，某一子塊的值會(huì)一直在D-cache中不被替換，對(duì)于D-cache是非常有利的，但是對(duì)于I-cache來說卻會(huì)造成代碼的不斷替換而影響Cache效率。對(duì)于I幀，由于其數(shù)據(jù)量比較大，數(shù)據(jù)替換的開銷會(huì)遠(yuǎn)遠(yuǎn)大于代碼替換，因此不對(duì)其做處理。而對(duì)于P幀，由于數(shù)據(jù)量小，零值較多，數(shù)據(jù)替換開銷大大降低，因此將其6個(gè)子塊的某一處理集中進(jìn)行，保證這一處理過程的代碼一直存在于I-cache中，以增加cache的命中率。具體的做法是：

這個(gè)過程使解碼速度提高了將近4 f／s。

另外對(duì)于I幀，IDCT與VOP重建也是可以合并的，這個(gè)過程可以減少存儲(chǔ)器的訪問次數(shù)。但是這個(gè)合并過程不符合ARM的Cache工作特性，因此優(yōu)化的效果并不明顯，這也是優(yōu)化過程中矛盾折衷的明顯體現(xiàn)。

3.2 編寫ARM匯編函數(shù)

ADS編譯器對(duì)C程序有很強(qiáng)的編譯能力，但對(duì)于一些運(yùn)算量較大，涉及存儲(chǔ)器訪問較多的模塊，仍然需要使用ARM匯編優(yōu)化。這部分主要是針對(duì)耗時(shí)較多的IDCT，插值，VOP重建等模塊。在書寫匯編函數(shù)時(shí)，要充分把握ARM處理器的特性，盡量避開多周期指令，避免流水線阻塞，合理分配寄存器以盡量減少存儲(chǔ)器操作。匯編函數(shù)的優(yōu)化包括以下幾點(diǎn)： 3.2.1避免多周期指令

在ARM匯編中，相對(duì)耗時(shí)的指令主要有存儲(chǔ)器操作指令load／stor，程序跳轉(zhuǎn)指令B，乘法指令MUL等。在編寫匯編函數(shù)時(shí)，要盡量的考慮這些指令的替換方案。

對(duì)于存儲(chǔ)器操作指令，可以采用多寄存器傳送指令LDM／STM來替換。一次LDR指令需要5個(gè)指令周期，而N個(gè)寄存器傳送的LDM指令只需要N+4個(gè)指令周期。IDCT、插值、VOP重建中的數(shù)據(jù)讀取都是連續(xù)地址操作，可以一次讀人4個(gè)甚至更多的數(shù)據(jù)到寄存器以減少程序的執(zhí)行指令周期數(shù)。

其次，一條程序跳轉(zhuǎn)指令B需要3個(gè)指令周期，利用手寫匯編可以避免ADS編譯C時(shí)經(jīng)常出現(xiàn)的函數(shù)跳轉(zhuǎn)指令，同樣減少了執(zhí)行周期數(shù)。

3.2.2避免流水線阻塞

ARM9采用五級(jí)流水線，執(zhí)行效率很高，但是如果指令設(shè)置不當(dāng)，很容易造成流水線阻塞而影響執(zhí)行效率。Load裝載指令和B跳轉(zhuǎn)指令是造成流水線互鎖①和刷新②的重要因素。解決流水線互鎖的辦法主要是預(yù)裝載和循環(huán)展開。

預(yù)裝載，即將接下來要用到的數(shù)據(jù)在不影響寄存器使用的情況下提前兩個(gè)以上指令周期裝載到寄存器中。這是由于load指令裝載到寄存器的數(shù)據(jù)在接下來的2個(gè)周期中還不能被使用，會(huì)造成流水線的互鎖。

循環(huán)展開，即將循環(huán)體內(nèi)的主體多次循環(huán)將循環(huán)跳轉(zhuǎn)次數(shù)減少。這樣不僅可以減少B跳轉(zhuǎn)指令帶來的流水線刷新，同時(shí)可以在前一個(gè)循環(huán)中通過預(yù)裝載下一個(gè)循環(huán)需要用的數(shù)據(jù)來避免流水線的互鎖。

3.2.3 盡量減少存儲(chǔ)器操作

將經(jīng)常使用的數(shù)據(jù)保持在寄存器中，避免每次用數(shù)據(jù)時(shí)都從存儲(chǔ)器讀取。尤其在IDCT中，盡量將一行或一列的數(shù)據(jù)一直保持在寄存器中，寄存器的執(zhí)行效率是最高的，合理的分配寄存器和利用堆?？梢允钩绦蚋鼉?yōu)。

一個(gè)高效的匯編程序可以使整個(gè)性能有較多的改善，通過ARM匯編函數(shù)的替換，測(cè)試序列解碼播放完畢耗時(shí)3.1 s，解碼速度提高了8 f／s。

3.3 尋找快速算法和并行算法

ARM匯編的好處不僅在于執(zhí)行效率高，還在于可以充分利用ARM處理32位數(shù)據(jù)的特性，尋找快速算法和并行算法。

對(duì)于插值函數(shù)，可以采用并行算法來一次處理多個(gè)象素。每個(gè)象素是一個(gè)8位數(shù)據(jù)，而ARM處理器是32位，因此可以改進(jìn)算法一次處理4個(gè)象素。插值中的關(guān)鍵算法是：

rounding是碼流中一個(gè)取0或1的參數(shù)。我們可以改進(jìn)這個(gè)算法4個(gè)象素一起處理。通過分析知道，可以將式(1)改為A／2+B／2+C，C也應(yīng)該是一個(gè)取0或者取1的值。分析的結(jié)果發(fā)現(xiàn)，當(dāng)rounding為0時(shí)，C=(A∣B)0X01；當(dāng)rounding為1時(shí)，C=(AB)0X01。此時(shí)我們可以用4個(gè)象素組成兩個(gè)32位的字W1，W2，利用公式：

或

W的結(jié)果等同于四個(gè)象素單獨(dú)處理的結(jié)果。但是由于ARM處理器字讀取時(shí)是字地址對(duì)齊的，因此要注意改進(jìn)算法引起的字地址不對(duì)齊問題，利用這個(gè)算法時(shí)可以通過拼字的方法來解決字地址對(duì)齊的問題。

通過這一步驟的優(yōu)化，測(cè)試序列解碼播放完畢耗時(shí)2.56 s，解碼速度提高了6 f／s，整體解碼速度達(dá)到了37 f／s。

4 結(jié)語

本文對(duì)MPEG-4軟解碼器在ARM平臺(tái)上的實(shí)現(xiàn)及優(yōu)化的整體思路和步驟進(jìn)行了闡述，優(yōu)化結(jié)果理想，軟解碼播放速度由最初移植完畢時(shí)的10 f／s提高到了37 f／s。本文給出的優(yōu)化方案可以進(jìn)一步推廣到H.264或者其他視頻軟解碼系統(tǒng)基于ARM的應(yīng)用中。