知識產(chǎn)權(quán)IP集成技術(shù)挑戰(zhàn)及解決方案

設(shè)計團隊在開始其項目的架構(gòu)設(shè)計之前，了解準備采用的IP的功能和局限是很重要的。這可能需要他們驗證該IP來了解其局限性。選購軟IP也具有同樣的重要性，因為設(shè)計工程師能夠選擇改編該IP來滿足其項目規(guī)范。Cadence公司IP與EDA聯(lián)盟部資深總監(jiān)Michael Horne表示：“很重要的兩點是：設(shè)計師了解該IP的功能和它將被集成進去的整個設(shè)計、設(shè)計師可以隨時聯(lián)絡(luò)到精通該IP的內(nèi)行技術(shù)支持工程師?！?BR>
隨著當今的SiP或SoC需要集成模擬、數(shù)字和射頻等不同類型的內(nèi)核，設(shè)計的復(fù)雜度和技術(shù)挑戰(zhàn)也越來越大?！叭绾伟言絹碓蕉嗟牟患嫒輼?gòu)造塊集成在一起，已成為今天高復(fù)雜度SiP或SoC設(shè)計時遇到的最大技術(shù)挑戰(zhàn)，”Tensilica總裁Chris Rowen指出：“構(gòu)造一個今天的SoC經(jīng)常需要MCU、CPU、DSP和復(fù)雜的自行設(shè)計的加速引擎。如果每一個IP都采用各自的編程、建模、調(diào)試工具和接口標準，那么硬件和軟件的集成將需要很長的時間，而且充滿混亂和風險。圍繞一到兩種普遍使用的處理器系列進行的標準化使得我們可以快速開發(fā)出許多不同類型的處理功能?！?/P>

總的來講，下述主要EDA工具或平臺可幫助解決以上技術(shù)挑戰(zhàn)：1)集成了邏輯綜合、時序和功率導向型布局布線的物理綜合工具；2)覆蓋MCU、CPU、DSP和加速器功能的統(tǒng)一可配置處理器系列；3)標準化的外設(shè)總線；4)多處理器系統(tǒng)仿真和調(diào)試環(huán)境。

最典型的例子是Cadence的Incisive驗證平臺和Encounter平臺。Encounter平臺是一個綜合的RTL-to-GDSII設(shè)計環(huán)境。它提供了一個完整的設(shè)計流程，從RTL綜合和測試設(shè)計、物理原型和分割、一直到最后的時序和制造收斂。Encounter平臺有助于你提高生產(chǎn)率、管理復(fù)雜設(shè)計和加快上市時間。

MIPS 科技(上海)有限公司總經(jīng)理何英偉認為，在目前的納米級時代，隨著泄漏功率、寄生元件和信號完整性逐漸變成開發(fā)一個魯棒設(shè)計的主要考慮因素，下一輪IP集成技術(shù)挑戰(zhàn)將主要來自未來工藝及其技術(shù)。

一般來說，在設(shè)計時很多事情都可能出錯，這將導致IC工作不正常并且可能需要很長的調(diào)試時間?！耙淮卧O(shè)計成功永遠是我們的目標，但不能想當然地認為一定會這樣。”何英偉表示，“就SiP或SoC設(shè)計而言，建立一個魯棒的設(shè)計和驗證方法學、選擇已經(jīng)過實際硅驗證的合適IP內(nèi)核和支持、建設(shè)一支訓練有素的和經(jīng)驗豐富的工程團隊，是目前中國IC設(shè)計公司在其設(shè)計中集成IP內(nèi)核時面對的主要挑戰(zhàn)?！?/P>

最后，何英偉指出，IP保護在中國仍然是一個受到廣泛關(guān)注的問題。更多的教育和對知識產(chǎn)權(quán)價值的尊重需要得到鼓勵，它應(yīng)該是中國IC產(chǎn)業(yè)不斷擴大的努力方向之一。