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          一種新型帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)方案

          作者: 時(shí)間:2014-02-13 來(lái)源:摘自《電子發(fā)燒友》 收藏

            式中:K1、K2 是的控制參數(shù),ωin 是輸入?yún)⒖夹盘?hào)的角頻率。如果令K1、K2 均為固定的常數(shù),那么式(6)滿足文獻(xiàn)[10]中提出的帶寬自適用控制律,即滿足下式:

          本文引用地址:http://www.ex-cimer.com/article/221496.htm
          系統(tǒng)數(shù)學(xué)建模

            式(10)表明,系統(tǒng)的調(diào)節(jié)時(shí)間和輸入信號(hào)的周期成正比,這和帶寬自適應(yīng)控制律式(7)一致。根據(jù)式(10),(11)可以選擇合適的C1, C2 以確保系統(tǒng)良好的動(dòng)態(tài)性能,從式(12)可以看出提高系統(tǒng)高頻時(shí)鐘頻率fclk,可以減小系統(tǒng)的穩(wěn)態(tài)誤差。

            3 系統(tǒng)仿真和試驗(yàn)

            本設(shè)計(jì)采用Verilog HDL硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì),以Altera公司的Quartus Ⅱ軟件為設(shè)計(jì)平臺(tái),最后應(yīng)用EP1C6Q240C8 器件實(shí)現(xiàn)硬件電路,其中芯片的系統(tǒng)時(shí)鐘頻率為20 MHz.選取控制參數(shù)C1 = 0.113,C2 = 0.707,此時(shí)環(huán)路控制參數(shù)K1 = 2-1,K2 = 2-2,系統(tǒng)的響應(yīng)時(shí)間ts 約為6 個(gè)輸入信號(hào)周期;超調(diào)量Mp%為4.32%;頻率跟蹤鎖定范圍設(shè)計(jì)為76.3 Hz~78.1 kHz.

            3.1 仿真波形及分析

            本文所設(shè)計(jì)的仿真波形圖如圖4,圖5所示。

            從仿真波形圖4可以看出,在輸入信號(hào)相位發(fā)生180°跳變時(shí),可以在7個(gè)周期左右實(shí)現(xiàn)相位的重新鎖定。從圖5可以看出當(dāng)輸入信號(hào)頻率發(fā)生突變時(shí),系統(tǒng)也可以迅速地實(shí)現(xiàn)重新鎖定。

          相位與頻率突變時(shí)的仿真波形圖

            3.2 硬件實(shí)測(cè)波形及分析

            硬件實(shí)測(cè)波形圖如圖6所示。

          鎖相環(huán)仿真結(jié)果

            從實(shí)測(cè)波形圖可以看出,系統(tǒng)具有鎖相范圍寬,穩(wěn)態(tài)誤差小等優(yōu)點(diǎn)。

            4 結(jié)論

            本文提出的基于自適應(yīng)比例積分復(fù)合控制方式的全數(shù)字的設(shè)計(jì)方案,可實(shí)現(xiàn)對(duì)環(huán)路的實(shí)時(shí)控制,其自由振蕩頻率可隨輸入信號(hào)頻率的變化而改變,克服了傳統(tǒng)所存在的缺陷。具有電路結(jié)構(gòu)簡(jiǎn)單、鎖相范圍寬、鎖定速度快、穩(wěn)定誤差小等優(yōu)點(diǎn)。它可作為功能模塊嵌入到數(shù)字系統(tǒng)芯片中,具有十分廣泛的用途。

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