賽靈思FPGA全局時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)詳解

　　1)DLL模塊

　　DLL 主要由一個(gè)延時(shí)線和控制邏輯組成。延時(shí)線對(duì)時(shí)鐘輸入端CLKIN產(chǎn)生一個(gè)延時(shí)，時(shí)鐘分布網(wǎng)線將該時(shí)鐘分配到器件內(nèi)的各個(gè)寄存器和時(shí)鐘反饋端CLKFB;控制邏輯在反饋時(shí)鐘到達(dá)時(shí)采樣輸入時(shí)鐘以調(diào)整二者之間的偏差，實(shí)現(xiàn)輸入和輸出的零延時(shí)，如圖3所示。具體工作原理是：控制邏輯在比較輸入時(shí)鐘和反饋時(shí)鐘的偏差后，調(diào)整延時(shí)線參數(shù)，在輸入時(shí)鐘后不停地插入延時(shí)，直到輸入時(shí)鐘和反饋時(shí)鐘的上升沿同步，鎖定環(huán)路進(jìn)入“鎖定”狀態(tài)，只要輸入時(shí)鐘不發(fā)生變化，輸入時(shí)鐘和反饋時(shí)鐘就保持同步。DLL可以被用來實(shí)現(xiàn)一些電路以完善和簡(jiǎn)化系統(tǒng)級(jí)設(shè)計(jì)，如提供零傳播延遲，低時(shí)鐘相位差和高級(jí)時(shí)鐘區(qū)域控制等。

　　在Xilinx芯片中，典型的DLL標(biāo)準(zhǔn)原型如圖4所示，其管腳分別說明如下：

　　CLKIN(源時(shí)鐘輸入)：DLL輸入時(shí)鐘信號(hào)，通常來自IBUFG或BUFG。

　　CLKFB(反饋時(shí)鐘輸入)：DLL時(shí)鐘反饋信號(hào)，該反饋信號(hào)必須源自CLK0或CLK2X，并通過IBUFG或BUFG相連。

　　RST(復(fù)位)：控制DLL的初始化，通常接地。

　　CLK0(同頻信號(hào)輸出)：與CLKIN無相位偏移;CLK90與CLKIN 有90度相位偏移;CLK180與CLKIN 有180度相位偏移;CLK270與CL KIN有270度相位偏移。

　　CLKDV(分頻輸出)：DLL輸出時(shí)鐘信號(hào)，是CLKIN的分頻時(shí)鐘信號(hào)。DLL支持的分頻系數(shù)為1.5，2，2.5，3，4，5，8 和16。

　　CLK2X(兩倍信號(hào)輸出)：CLKIN的2倍頻時(shí)鐘信號(hào)。

　　LOCKED(輸出鎖存)：為了完成鎖存，DLL可能要檢測(cè)上千個(gè)時(shí)鐘周期。當(dāng)DLL完成鎖存之后，LOCKED有效。

　　在FPGA 設(shè)計(jì)中，消除時(shí)鐘的傳輸延遲，實(shí)現(xiàn)高扇出最簡(jiǎn)單的方法就是用DLL，把CLK0 與CLKFB相連即可。利用一個(gè)DLL可以實(shí)現(xiàn)2倍頻輸出，如圖5所示。利用兩個(gè)DLL 就可以實(shí)現(xiàn)4倍頻輸出，如圖6所示。

　　2)數(shù)字頻率合成器

　　DFS 可以為系統(tǒng)產(chǎn)生豐富的頻率合成時(shí)鐘信號(hào)，輸出信號(hào)為CLKFB和CLKFX180，可提供輸入時(shí)鐘頻率分?jǐn)?shù)倍或整數(shù)倍的時(shí)鐘輸出頻率方案，輸出頻率范圍為 1.5～320 MHz(不同芯片的輸出頻率范圍是不同的)。這些頻率基于用戶自定義的兩個(gè)整數(shù)比值，一個(gè)是乘因子(CLKFX_ MULTIPLY)，另外一個(gè)是除因子(CLKFX_ DIVIDE)，輸入頻率和輸出頻率之間的關(guān)系為：

　　比如取CLKFX_MULTIPLY = 3，CLKFX_DIVIDE = 1，PCB上源時(shí)鐘為100 MHz，通過DCM 3倍頻后，就能驅(qū)動(dòng)時(shí)鐘頻率在300 MHz的FPGA，從而減少了板上的時(shí)鐘路徑，簡(jiǎn)化板子的設(shè)計(jì)，提供更好的信號(hào)完整性。