基于FPGA的數(shù)字核脈沖分析器硬件設(shè)計(jì)方案

　　在此基礎(chǔ)上通過(guò)電路設(shè)計(jì)建立了數(shù)字化能譜測(cè)量實(shí)驗(yàn)裝置，實(shí)測(cè)了137Cs的能譜，測(cè)量結(jié)果與相同條件下的模擬能譜儀的實(shí)測(cè)譜完全吻合。由此證明基于FPGA的數(shù)字多道脈沖幅度分析器硬件設(shè)計(jì)方案的正確可行，具有實(shí)用性。

　　0 引言

　　多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測(cè)與和技術(shù)應(yīng)用中常用的儀器。20世紀(jì)90年代國(guó)外就已經(jīng)推 出了基于高速核脈沖波形采樣和數(shù)字濾波成型技術(shù)的新型多道能譜儀，使數(shù)字化成為脈沖能譜儀發(fā)展的重要方向。國(guó)內(nèi)譜儀技術(shù)多年來(lái)一直停留在模擬技術(shù)水平上， 數(shù)字化能譜測(cè)量技術(shù)仍處于方法研究階段。為了滿(mǎn)足不斷增長(zhǎng)的高性能能譜儀需求，迫切需要研制一種數(shù)字化γ能譜儀。通過(guò)核脈沖分析儀顯示在顯示器上的核能譜 幫助人們了解核物質(zhì)的放射性的程度。

　　1 數(shù)字多道分析儀的優(yōu)勢(shì)

　　國(guó)內(nèi)很大一部分學(xué)者采用核譜儀模擬電路的方式實(shí)現(xiàn)脈沖堆積的處理。由于整個(gè)過(guò)程都是由模擬電路來(lái)實(shí) 現(xiàn)，所以一直受到多種不利因素的困擾：模擬濾波成形電路有限的處理能力達(dá)不到最佳濾波的要求;模擬系統(tǒng)在高計(jì)數(shù)率下能量分辨率顯著下降，脈沖通過(guò)率低;模 擬電路固有的溫漂和不易調(diào)整等特點(diǎn)，導(dǎo)致系統(tǒng)的穩(wěn)定性、線性及對(duì)不同應(yīng)用的適應(yīng)性不高;在脈沖波形識(shí)別、電荷俘獲效應(yīng)校正等更復(fù)雜的應(yīng)用場(chǎng)合模擬系統(tǒng)無(wú)法 勝任。

　　相比來(lái)看，數(shù)字脈沖幅度分析系統(tǒng)的性能顯著優(yōu)于模擬脈沖分析器。數(shù)字分析器有以下幾點(diǎn)優(yōu)點(diǎn)：通過(guò)軟 件實(shí)現(xiàn)，提高了系統(tǒng)的穩(wěn)定性與可靠性;可以利用數(shù)字信號(hào)處理方法針對(duì)輸入噪聲特點(diǎn)實(shí)現(xiàn)優(yōu)化設(shè)計(jì)，達(dá)到最佳或準(zhǔn)最佳濾波效果;處理速度快，反堆積能力強(qiáng)，相 同能量分辨率下脈沖通過(guò)率更高;參數(shù)由程序控制，調(diào)整方便、簡(jiǎn)單。

　　2 總體設(shè)計(jì)

　　本方案設(shè)計(jì)了一種基于可編程門(mén)陣列的多道脈沖幅度分析器的硬件平臺(tái)。圖1即為總體設(shè)計(jì)框圖，探測(cè)器 輸出的核脈沖信號(hào)經(jīng)前端電路簡(jiǎn)單調(diào)理后，經(jīng)單端轉(zhuǎn)差分，由采樣率為65 MHz的高速ADC 在FPGA 的控制下進(jìn)行模/數(shù)轉(zhuǎn)換，完成核脈沖的數(shù)字化，并通過(guò)數(shù)字核脈沖處理算法在FPGA內(nèi)形成核能譜，核能譜數(shù)據(jù)可通過(guò)16 位并行接口傳輸至其他譜數(shù)據(jù)處理終端，也可通過(guò)LVDS/RS 485接口實(shí)現(xiàn)遠(yuǎn)程傳輸。特別需要注意的是，由于高速AD前置，調(diào)理電路應(yīng)該滿(mǎn)足寬帶、高速，且電路參數(shù)能夠動(dòng)態(tài)調(diào)整的需要，以適應(yīng)不同類(lèi)型探測(cè)器輸出的 信號(hào)，從而更好地發(fā)揮數(shù)字化技術(shù)的優(yōu)勢(shì)。

　　3 具體硬件設(shè)計(jì)

　　3.1 前端電路

　　前端電路由單端轉(zhuǎn)差分和高速ADC電路組成。差分電路由于其良好的抗共模干擾能力而應(yīng)用廣泛。由于 調(diào)理電路輸出的脈沖信號(hào)為單極性信號(hào)，若直接送入ADC，將損失一半的動(dòng)態(tài)范圍。設(shè)計(jì)中在運(yùn)放中加入一個(gè)適當(dāng)?shù)钠秒妷?，將單極性信號(hào)轉(zhuǎn)換成雙極性信號(hào)后 再送入ADC，以保證動(dòng)態(tài)范圍。將信號(hào)由單端轉(zhuǎn)換成差分的同時(shí)，進(jìn)行抗混疊濾波處理，完成帶寬的調(diào)整 。

　　本設(shè)計(jì)使用AD9649 - 65 高速ADC 實(shí)現(xiàn)核脈沖的模/數(shù)轉(zhuǎn)換，AD9649 為14 位并行輸出的高速模/數(shù)轉(zhuǎn)換器，具有功耗低、尺寸小、動(dòng)態(tài)特性好等優(yōu)點(diǎn)。當(dāng)信號(hào)從探測(cè)器通過(guò)調(diào)理電路，過(guò)差分轉(zhuǎn)單端電路后，以差分信號(hào)的形式進(jìn)入ADC， 在差分時(shí)鐘的控制下，轉(zhuǎn)換成14 位數(shù)據(jù)，進(jìn)入FPGA.該高速A/D 在外部FPGA 的控制下對(duì)信號(hào)進(jìn)行采樣。然后將采樣后的數(shù)字信號(hào)送入FPGA 中實(shí)現(xiàn)數(shù)字核脈沖的幅度提取。圖2 為A/D 轉(zhuǎn)換的原理圖，AD9649在差分時(shí)鐘的同步下完成A/D轉(zhuǎn)換，D0~D13為14個(gè)有效輸出數(shù)據(jù)位。

　　3.2 FPGA

　　目前國(guó)內(nèi)外多道脈沖幅度分析的數(shù)字化實(shí)現(xiàn)主要有2種方案：純DSP方案、DSP+可編程器件方案。本文將充分發(fā)揮FPGA 的并行處理優(yōu)勢(shì)，在單片F(xiàn)PGA 芯片上實(shí)現(xiàn)核脈沖的采集與數(shù)字核脈沖處理算法，經(jīng)Quar-tus-Ⅱ軟件仿真與綜合，本文選用EP3C40 FPGA芯片實(shí)現(xiàn)多道分析器的數(shù)字化功能。