基于FPGA的多普勒測振計信號采集與處理系統設計方案

　　2.2 FPGA邏輯設計

　　在FPGA邏輯設計中，采用Altera公司的Quartus Ⅱ綜合開發(fā)環(huán)境對FPGA進行設計、仿真和調試，實現信號的采集和處理功能，FPGA邏輯設計工作流程圖如圖3所示。

　　在工作過程中，FPGA首先檢測是否接收到數據采集完畢的使能信號，如果沒有接收到就一直進行檢測，如果收到就讀取16 位數據并緩存。當FIFO 接近全滿狀態(tài)時啟動數據處理邏輯，數據處理邏輯通過一系列乘加運算結合流水線的設計方法實現，并將運算結果適當截位輸出給雙口RAM.雙口RAM 擁有兩套完全獨立的數據線、地址線和讀寫控制線，當檢測到有數據輸入時，讀地址開始加1，否則讀地址保持不變。上位機準備就緒，即雙口RAM 數據準備輸出時，雙口RAM 寫地址開始加1，通過串行接口將數據輸出。在輸出模擬信號時，只有當DAC8551芯片輸入寄存器接收到24位數據，同時同步信號為低電平時，才能啟動 D/A轉換邏輯。

　　下面將介紹幾個典型數字邏輯模塊的關鍵設計點。

　　(1)時鐘模塊

　　本設計中外部晶振提供給FPGA的時鐘為50 MHz，時鐘模塊的功能就是根據設計要求，利用鎖相環(huán)以及使能時鐘的設計方法為各個模塊提供所需的時鐘信號。通過鎖相環(huán)配置工具將50 MHz的系統時鐘進行1/2分頻，從而產生頻率為25 MHz并滿足時序約束的主時鐘。使能時鐘設計，即不增加新的時鐘，而只是利用原有主時鐘，讓分頻信號作為使能信號來使用，通過該設計對主時鐘進行1/16 分頻，為信號處理模塊提供工作時鐘。

　　(2)A/D邏輯模塊

　　A/D 邏輯模塊的任務是根據ADS1174 的轉換時序圖，在芯片的引腳發(fā)出或接收相應的信號，使得ADS1174完成啟動、配置和數據讀取操作。其控制操作如下：首先配置ADS1174 的相關參數，包括運行模式、接口類型等，然后通過查詢ADS1174的DRDY信號來判定數據轉換是否完成，開始讀取數據，最后將讀得數據進行串并轉換，同時完成數據的緩存。A/D邏輯模塊每完成一次信號采樣，則等待下一次觸發(fā)脈沖的到來。

　　(3)數據處理模塊

　　數據處理模塊的功能是提取出多普勒測振計信號中的頻移信號，本設計采用如圖4 所示的信號處理算法，通過微分和乘加運算，同時結合流水線的設計方法來實現。微分運算的處理是將前一個數據延遲一個單位時間，用當前的數據減去前一個數據得到的。通過宏模塊構建16 b × 16 b有符號乘法器來實現乘法運算，同時為了避免溢出，對乘法運算結果適當截位。相關除法器操作則與乘法器類似。