基于FPGA的基帶64×64數(shù)據(jù)分配矩陣設(shè)計(jì)方案

　　3.2.2 譯碼模塊設(shè)計(jì)

　　譯碼模塊的模塊化框圖如圖7所示，其功能是對(duì)上位機(jī)發(fā)送的輸入輸出端口編號(hào)進(jìn)行譯碼，使相應(yīng)的輸入端口和輸出端口連通，如檢測(cè)到flag 有效的情況下，rx_data_in為2，rx_data_out為3，則該模塊會(huì)將din[2]通道的輸入信號(hào)經(jīng)dout[3]輸出通道輸出。部分代碼如下[10]：

　　3.2.3 譯碼模塊仿真

　　由于64×64的仿真很繁瑣且不易操作，所以對(duì)4×4的譯碼模塊進(jìn)行仿真，仿真結(jié)果如圖8所示，輸出1與輸入3相連，輸出2與輸入4相連，輸出3懸空，輸出4與輸入2相連。

　　4 結(jié)語

　　本文采用FPGA作為實(shí)現(xiàn)控制邏輯的核心部件，提出了基于FPGA的基帶64×64 數(shù)據(jù)分配矩陣設(shè)計(jì)方案，并介紹了上位機(jī)的軟件設(shè)計(jì)思路和FPGA的內(nèi)部編程實(shí)現(xiàn)及仿真。經(jīng)驗(yàn)證本系統(tǒng)基本能實(shí)現(xiàn)基帶數(shù)字信號(hào)的分配路由，從而證實(shí)了該方案具有規(guī)模大、成本低、高速等特點(diǎn)，可廣泛應(yīng)用于大規(guī)模基帶數(shù)字系統(tǒng)測(cè)試及信號(hào)程控分配調(diào)度中。