基于FPGA的DDS勵(lì)磁恒流源設(shè)計(jì)

2. 2 低通濾波模塊

　　DDS有一個(gè)明顯的缺點(diǎn)，即輸出頻率越接近Nyquist帶寬的高端，采樣點(diǎn)數(shù)越少，其輸出的雜散干擾就越大。輸出波形具有大量的諧波分量和系統(tǒng)時(shí)鐘干擾。為得到所需頻段內(nèi)的信號(hào)，需要在DDS輸出端加一濾波器來實(shí)現(xiàn)，而低通濾波器能較好地濾除雜波，平滑信號(hào)，所以低通濾波器的設(shè)計(jì)尤為重要，濾波特性的優(yōu)劣對(duì)輸出信號(hào)的性能起重要的影響。

　　為取得較好的濾波效果，濾波器采用了由四選一模擬開關(guān)和精密運(yùn)算放大器分段濾波的方式：采用巴特沃斯有源低通濾波器，該濾波器通帶內(nèi)幅度很平坦，濾波電路為二階巴特沃斯低通濾波電路，濾波器頻段參數(shù)的選擇由FPGA輸出的控制信號(hào)nINH，S0，S1控制模擬開關(guān)的選通實(shí)現(xiàn)。

　　2．3 幅度控制

　　本設(shè)計(jì)幅度控制電路采用調(diào)節(jié)DAC參考電壓的數(shù)字化控制方法，采用兩個(gè)D／A級(jí)聯(lián)的方式，數(shù)模轉(zhuǎn)換器DAC2采用外部可變基準(zhǔn)源，通過改變基準(zhǔn)源的值來改變輸出的滿幅度電流值，該可變基準(zhǔn)源通過DAC1產(chǎn)生。DAC1的基準(zhǔn)電壓采用輸出電壓為1．25 V精密電壓基準(zhǔn)芯片提供，設(shè)DAC1的幅度輸出字為N1，則DAC1的參考電壓為　　

　　設(shè)DAC2的數(shù)字輸入字為N2，則經(jīng)電流／電壓轉(zhuǎn)換后的輸出電壓為　　

　　2．4 人機(jī)交互

　　為方便快捷地控制DDS的頻率字輸入和幅度控制，本設(shè)計(jì)采用單片機(jī)來實(shí)現(xiàn)對(duì)DDS信號(hào)發(fā)生器的控制。DDS的頻率字和幅度數(shù)據(jù)字位較多，而單片機(jī)輸出端口位數(shù)有限，所以單片機(jī)與FPGA之間的通信采用SPI(Serial Peripheral Interface，串行外設(shè)接口)方式，單片機(jī)將控制命令字傳送給FPGA。同時(shí)，為了輸入控制方便，添加了鍵盤和顯示系統(tǒng)。

　　3 數(shù)字閉環(huán)控制系統(tǒng)的實(shí)現(xiàn)

　　設(shè)計(jì)的勵(lì)磁恒流源主要為磁性測(cè)量?jī)x器提供激勵(lì)電源，因而對(duì)其精度和穩(wěn)定性要求高，采用電流控制型的控制策略進(jìn)行閉環(huán)控制，結(jié)構(gòu)框圖如圖3所示。勵(lì)磁電流幅度調(diào)整時(shí)，首先對(duì)勵(lì)磁電流進(jìn)行多周期采樣，然后計(jì)算其有效值，并與輸入設(shè)定值相比較，若誤差ε在允許范圍之外，則根據(jù)誤差的實(shí)際情況，通過單片機(jī)內(nèi)增量式PID算法得出了一個(gè)新的控制量，傳送給FPGA控制幅度調(diào)節(jié)經(jīng)低通濾波器濾去高頻成分，再經(jīng)功率放大，得到高精度的勵(lì)磁電流。

　　4 系統(tǒng)仿真與驗(yàn)證分析

　　在Altera公司的QuartusⅡ環(huán)境下編譯完成，采用自上而下的設(shè)計(jì)方法，即先從系統(tǒng)總體要求出發(fā)將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。完成DDS設(shè)計(jì)后，通過編寫Testbench在Modelsim進(jìn)行仿真。在QuartusⅡ中，設(shè)定輸出信號(hào)頻率為1 MHz，經(jīng)過50 μs后改變?yōu)?00 kHz進(jìn)行仿真，其仿真結(jié)果如圖4所示。在Modelsim中生成的仿真數(shù)據(jù)經(jīng)驗(yàn)證完全正確，滿足設(shè)計(jì)需求。

　　在對(duì)勵(lì)磁信號(hào)源做硬件系統(tǒng)測(cè)試時(shí)，首先完成系統(tǒng)硬件連接，并加載程序，設(shè)定輸出信號(hào)頻率為1 MHz，示波器測(cè)得實(shí)際輸出波形如圖5所示。在Modelsim環(huán)境下仿真和在硬件平臺(tái)上測(cè)試，結(jié)果表明勵(lì)磁信號(hào)源可獲得較好的設(shè)置波形，可以應(yīng)用于磁性材料的測(cè)試中。

　　5 結(jié)束語

　　運(yùn)用Verilog硬件編程語言結(jié)合DDS技術(shù)，利用FPGA器件強(qiáng)大的硬件功能，提高了系統(tǒng)集成度，實(shí)現(xiàn)了輸出信號(hào)相對(duì)帶寬寬、穩(wěn)定性好；其相位累加器在一定系統(tǒng)時(shí)鐘和累加器位寬條件，輸出信號(hào)分辨率越小，頻率控制字的傳輸時(shí)間以及器件響應(yīng)時(shí)間都很短，使輸出信號(hào)頻率切換時(shí)間較短，可以達(dá)到ns級(jí)，且頻率變化時(shí)，相位保持連續(xù)，系統(tǒng)采用閉環(huán)控制，勵(lì)磁電流輸出精度高，調(diào)節(jié)速度快。對(duì)磁性材料測(cè)量?jī)x所要求的勵(lì)磁信號(hào)源而言，本設(shè)計(jì)不但滿足所有技術(shù)指標(biāo)，而且集成度高、體積小、顯著地降低了成本。