CPLD在線纜快速測(cè)試技術(shù)中的應(yīng)用

　　3.CPLD 的設(shè)計(jì)

　　整個(gè)測(cè)試系統(tǒng)采用兩塊CPLD（EPM7128），一塊作為信號(hào)源（CPLD 1#），另一塊作為信號(hào)采集（CPLD ２#）。CPLD 1#的主要工作是接收單片機(jī)發(fā)來的‘Start’和‘CP’命令，并以‘CP’為觸發(fā)信號(hào)將‘１’進(jìn)行移位且并行輸出（位數(shù)與被測(cè)線數(shù)相等）。其內(nèi)部模塊連接圖如圖2 所示[6-7]。

　　Fig. 2 The connection of internal module in CPLD1# chip

　　CPLD２# 的主要工作是將由CPLD １# 輸出的信號(hào)經(jīng)過被測(cè)線纜進(jìn)行采集，且將并行位數(shù)轉(zhuǎn)換成串行數(shù)據(jù)傳給單片機(jī)進(jìn)行處理，其內(nèi)部模塊連接圖如圖3 所示，其中包括SST_AND 和CPLD_MCU 兩個(gè)模塊[6-7]。SST_AND 與門電路的主要作用是：只有CPLD 2# 在工作時(shí)單片機(jī)才能向CPLD 1# 中輸出數(shù)據(jù)，這樣保證數(shù)據(jù)的可靠性和正確性；CPLD_MCU 模塊的作用是完成輸入數(shù)據(jù)的并/串轉(zhuǎn)換，將轉(zhuǎn)換好的數(shù)據(jù)通過SPI 接口傳送給單片機(jī)。值得注意的是，實(shí)際應(yīng)用時(shí)還應(yīng)在CPLD2#的I/O 口上增加下拉電阻，以避免采集信號(hào)時(shí)出錯(cuò)。

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　　Fig. 3 The connection of internal module in CPLD2# chip

　　4.仿真實(shí)驗(yàn)

　　為驗(yàn)證設(shè)計(jì)的接口電路是否能夠?qū)崿F(xiàn)系統(tǒng)要求，本文對(duì)兩塊CPLD 進(jìn)行了仿真實(shí)驗(yàn)。CPLD1#的仿真波形如圖4 所示。

　　圖4 CPLD1# 仿真波形

　　Fig. 4 The emulation wave of CPLD1#

　　由圖4 可知，當(dāng)CPLD1#接收到‘Start’命令后，在‘CP’觸發(fā)信號(hào)的作用下，Sign_out 端口依次輸出（00001000）B、（00010000）B、（00100000）B 等信號(hào)，實(shí)現(xiàn)了將‘１’進(jìn)行移位且并行輸出。

　　SST_AND 模塊的仿真波形如圖5 所示，CPLD_MCU 的仿真波形如圖6 所示。

　　Fig. 5 Theemulation wave of SST_AND module

　　Fig. 6 The emulation wave of CPLD_MCU modul

　　在圖5 中，SS 端的信號(hào)來自單片機(jī)，當(dāng)SS 端的信號(hào)與CPLD1#的CP_out 端信號(hào)皆為高電平時(shí)，CPLD2#才可開始采集信號(hào)。由圖6 可知，由CPLD1#輸出的8 位并行數(shù)據(jù)（10101101）B 經(jīng)Sign_in 端口進(jìn)入CPLD2# 的 CPLD_MCU 模塊進(jìn)行轉(zhuǎn)換，MISO 端輸出為串行數(shù)據(jù)。

　　通過圖 4-圖6 的仿真結(jié)果可知，設(shè)計(jì)的CPLD 接口電路能夠?qū)崿F(xiàn)多條線纜的同時(shí)測(cè)量。本文設(shè)計(jì)的CPLD 接口電路最多能同時(shí)測(cè)量64 條線纜的連通性能（受CPLD芯片I/O 引腳數(shù)量的限制），若要同時(shí)測(cè)試更多線纜，只需更換CPLD 芯片即可。

　　5.總結(jié)

　　本文作者創(chuàng)新點(diǎn)：利用CPLD 器件I/O 接口多的優(yōu)點(diǎn)，創(chuàng)新地將CPLD 引入到線纜測(cè)試技術(shù)中，實(shí)現(xiàn)了多條線纜連通性的同時(shí)測(cè)量。仿真實(shí)驗(yàn)證明設(shè)計(jì)思路正確，方案可行，為高效、準(zhǔn)確地實(shí)現(xiàn)電氣柜線纜組的測(cè)試提供了新的、有效的途徑。