基于FPGA的智能儀器遠程控制系統(tǒng)

摘要：為實現(xiàn)智能儀器的遠程控制，提高控制系統(tǒng)的速度，采用現(xiàn)場可編程門陣列(FPGA)芯片、USB芯片等實現(xiàn)了智能儀器遠程控制系統(tǒng)的設計。重點介紹RS232與USB的接口轉換原理及FPGA程序設計和仿真。系統(tǒng)采用先入先出存儲器和有限狀態(tài)機實現(xiàn)了RS232與USB的接口轉換，并實現(xiàn)上位機的控制、數(shù)據(jù)處理等功能。系統(tǒng)可大大減少上位機的工作量，不僅可以用于實驗室也可應用在工業(yè)生產(chǎn)中。

目前智能儀器已廣泛應用于科研和工業(yè)生產(chǎn)當中，但是許多儀器分散在不同的地理位置上，不易操作和維護，并且實時跟蹤性能差，人為誤差大，數(shù)據(jù)無法保存，另外大量高檔儀表價格相當昂貴。為解決上述難題，在計算機的提示下完成操作，可以減少人為因素造成的損壞，并提高測試數(shù)據(jù)的準確度。由于智能儀器是RS232接口，上位機用的是USB接口，所以還需由FPGA實現(xiàn)RS232與USB之間的接口轉換。由于FPGA可以并行處理，集成度高，可用資源豐富，所以利用FPGA進行數(shù)據(jù)處理，可以減少上位機的工作量，減少數(shù)據(jù)處理的時間，還可以縮短設計周期，減小板卡體積，以便于集成到其他板卡上。

1 控制系統(tǒng)及接口簡介

1.1 系統(tǒng)功能

在整個系統(tǒng)中，上位機可以實時對系統(tǒng)進行監(jiān)控，并下發(fā)相應的命令。智能儀器傳出的數(shù)據(jù)通過RS232接口傳送到FPGA，F(xiàn)PGA根據(jù)上位機下發(fā)的命令對這些數(shù)據(jù)進行判決、處理，然后經(jīng)過USB接口上傳給上位機，再由上位機對FPGA處理過的數(shù)據(jù)進行顯示、存儲等操作。

1.2 USB接口芯片簡介

本設計采用的是CYPRESS半導體公司的EZUSBFX2系列芯片CY7C68013。CY7C68013是一款高性能USB 2.0微控制器，它提供了全面的USB 2.0外圍設備解決方案。工作模式有Port，Slave FIFO和GPIFMaster三種，本方案采用Slave FIFO模式。在該模式下，外部控制器(如FPGA)可像對普通FIFO一樣對FX2中端點為2，4，6，8的數(shù)據(jù)緩沖區(qū)進行讀/寫。FX2內嵌的8051固件的功能只是配置Slave FIFO相關的寄存器，以及控制FX2何時工作在Slave FIFO模式下。一旦8051固件將相關的寄存器配置完畢，且使自身工作在Slave FIFO模式下后，外部邏輯(如FPGA)即可按照Slave FIFO的傳輸時序，高速地與主機進行通信，而在通信過程中不需要8051固件的參與。

1.3 RS232接口簡介

RS232C標準（協(xié)議）的全稱是EIARS232C標準。EIARS232C是用正負電壓來表示邏輯狀態(tài)的，與TTL以高低電平表示邏輯狀態(tài)的規(guī)定不同。因此，為了能夠與計算機接口或終端的TTL器件連接，必須使EIARS232C與TTL電路之間進行電平和邏輯關系的變換。實現(xiàn)這種變換的方法可用分立元件，也可用集成電路芯片。該設計用的是MAX3232芯片。

RS232的數(shù)據(jù)傳輸格式如圖1所示。

圖1 RS232標準的數(shù)據(jù)傳輸格式

RS232傳輸格式包含起始位（1b）、有效數(shù)據(jù)位（8b）、奇偶校驗位（0~2b）、停止位（1b）。傳輸線在空閑時為高電平，因此起始位為低電平，停止位為高電平。

奇偶校驗位可設置為奇校驗、偶校驗或不校驗，有效數(shù)據(jù)位是從低位開始傳送。

2 FPGA設計

2.1 USB接口時序

在Slav e FIFO方式下，外部邏輯與FX2的連接信號如圖2所示。

圖2 FX2 Slave模式下接口管腳連接圖

在Slav e FIFO模式下，CY7C68013芯片為端口2，4，6，8 提供滿空標志位FLAGA，F(xiàn)LAGB，F(xiàn)LAGC，F(xiàn)LAGD。IFCLK為FX2輸出的時鐘，可作通信的同步時鐘；SLCS為FIFO的片選信號；SLOE為FIFO輸出使能；SLRD為FIFO讀信號；SLWR為FIFO寫信號。對FPGA來說，4個端口分別為4個FIFO。

FPGA檢測4個滿空標志位來分別對相應的FIFO進行讀/寫。FPGA可以選擇同步或異步讀/寫，在該設計中采用異步讀/寫。在異步Slave FIFO寫時，時鐘由FPGA提供。數(shù)據(jù)在SLWR的每個有效-無效的跳變沿時被寫入，F(xiàn)IFO寫指針遞增。異步Slave FIFO讀時，F(xiàn)IFO讀指針在SLRD的每個有效-無效的跳變沿時遞增以改變數(shù)據(jù)。

2.2 FPGA程序設計

FPGA設計是整個系統(tǒng)的核心部分，由VHDL語言實現(xiàn)。FPGA實現(xiàn)了USB與RS232接口的轉換、數(shù)據(jù)的處理、命令的傳輸?shù)裙δ?。有了上面的接口時序，便可以進行FPGA設計。FPGA部分的總體設計如圖3所示。模塊介紹：

USB與FPGA接口模塊：USB與FPGA之間的接口轉換模塊，主要功能為將USB接口傳過來的信息緩存到FPGA內部FIFO，并將由數(shù)據(jù)處理模塊處理過的數(shù)據(jù)傳給USB芯片。即產(chǎn)生控制信號讀/寫USB芯片內部FIFO?？梢杂勺x/寫FIFO兩個有限狀態(tài)機實現(xiàn)。

以讀取CY7C68013芯片內數(shù)據(jù)為例，根據(jù)異步讀USB內的FIFO時序圖可分為4個狀態(tài)：空閑態(tài)、選擇地址態(tài)、準備讀數(shù)據(jù)態(tài)、讀數(shù)據(jù)態(tài)、讀取后狀態(tài)[6] 。在空閑態(tài)，當讀事件發(fā)生時進入選擇地址態(tài)；在選擇地址態(tài)，使FIFOADR[1: 0] 指向OUT FIFO，進入準備讀數(shù)據(jù)態(tài)；在準備讀數(shù)據(jù)態(tài)，如FIFO空，在本狀態(tài)等待，否則進入讀數(shù)據(jù)態(tài)；在讀數(shù)據(jù)態(tài)，使SLOE，SLRD有效，從數(shù)據(jù)線上讀數(shù)，再使SLRD無效，以遞增FIFO讀指針，再使SLOE無效，進入讀取后狀態(tài)；在讀取后狀態(tài)，如需傳輸更多的數(shù)，進入準備讀數(shù)據(jù)態(tài)，否則進入空閑態(tài)。

圖3 FPGA總體設計框圖

USB數(shù)據(jù)緩存模塊：用來緩存計算機發(fā)給智能儀器的指令等信息。是由FPGA芯片的IP核生成的先入先出存儲器FIFO。容量為8b*512depth。占用1個塊RAM資源。

RS232數(shù)據(jù)緩存模塊：用來緩存由智能儀器發(fā)出的數(shù)據(jù)。是由FPGA IP核生成的先入先出存儲器FIFO。容量為8b*512depth，占用1個塊RAM資源。

RS232與FPGA接口模塊：RS232與FPGA之間的接口轉換模塊。主要功能為進行串/并和并/串轉換。

將USB數(shù)據(jù)緩存模塊中緩存的內容以合適的速率通過串口發(fā)給智能儀器，并將智能儀器發(fā)出的數(shù)據(jù)緩存到RS232數(shù)據(jù)緩存模塊中。此模塊也是由兩個狀態(tài)機實現(xiàn)。串口通信必須要設定波特率，這里采用的波特率為9600Kb/s，采用的時鐘為50MHz，相當于傳送1位數(shù)據(jù)需要約5028個時鐘周期，這里采用減法計數(shù)器來控制，即計數(shù)器計到5028個時鐘周期后，就開始傳輸下一位數(shù)據(jù)。

數(shù)據(jù)處理模塊：主要功能為根據(jù)上位機的指令對RS232數(shù)據(jù)緩存中的數(shù)據(jù)做出相應的處理。處理后再向上位機傳。主要的處理方式有定時取數(shù)、平滑處理等。實現(xiàn)方式由狀態(tài)機等實現(xiàn)。FPGA頂層模塊：主要負責各模塊間數(shù)據(jù)流的流向。以及與外部芯片相連的輸入輸出信號的定義。

系統(tǒng)在工作時，在采集數(shù)據(jù)上傳上位機時，數(shù)據(jù)通道為：智能儀器發(fā)送的數(shù)據(jù)通過RS232接口模塊存在RS232數(shù)據(jù)緩存模塊中緩存。當緩存到一定的數(shù)據(jù)量后，再通過數(shù)據(jù)處理模塊連續(xù)的讀取FIFO中的數(shù)據(jù)并根據(jù)上位機發(fā)送的命令進行相應的數(shù)據(jù)處理，然后將處理的數(shù)據(jù)通過USB與FPGA接口模塊傳給USB接口。在上位機下發(fā)控制命令時，數(shù)據(jù)通道為：上位機發(fā)送的命令通過USB口傳給FPGA的RS232與FPGA接口模塊，此模塊判斷是數(shù)據(jù)處理指令還是控制儀器指令。如果是數(shù)據(jù)處理指令，則傳向數(shù)據(jù)處理模塊讓其按要求進行數(shù)據(jù)處理。如果是控制儀器指令，則將其存入USB數(shù)據(jù)緩存模塊中，再由RS232與FPGA接口模塊讀取，轉成RS2322格式后傳出。由于RS232接口速度比USB接口慢，用FPGA內部的異步時鐘FIFO解決速率匹配問題。

將通過RS232傳過來的數(shù)據(jù)緩存在FIFO中，然后存到一定數(shù)據(jù)量后再全部連續(xù)的取出，如此往復，從而實現(xiàn)數(shù)據(jù)的連續(xù)采集及上位機的實時顯示。將通過USB傳過來的數(shù)據(jù)放在另一個FIFO中緩存，讓FPGA按照RS232的速率進行讀取。這樣可以防止RS232的速度跟不上USB的速度而產(chǎn)生的數(shù)據(jù)丟失。

3 仿真結果

FPGA采用的系統(tǒng)時鐘頻率為50MHz，仿真工具為Modelsim SE 6.5a，仿真用數(shù)據(jù)為連續(xù)的8b數(shù)據(jù)。

仿真結果如圖4所示。

圖4 FPGA讀USB內部FIFO仿真圖

圖4為FPGA讀USB內部FIFO的仿真結果，DATA為模擬從USB口接到的數(shù)據(jù)，該數(shù)據(jù)已存在于USB芯片的FIFO中。FIFO DATA為FPGA接到的數(shù)據(jù)，由上可以看出，F(xiàn)PGA可以將USB接受到的數(shù)據(jù)解析出來。

圖5為RS232與FPGA接口部分仿真結果?？梢钥闯?，由RS232接收串行數(shù)據(jù)RXD已經(jīng)轉換為并行數(shù)據(jù)din。程序中是在一個有效字節(jié)結束后將其存入FIFO中，由圖可以驗證。圖6頂層模塊仿真圖，為了驗證由FPGA發(fā)出的數(shù)據(jù)能正確的接受到，先由FPGA內部發(fā)數(shù)據(jù)，然后通過RS232的TXD端口發(fā)出，讓RXD與TXD相連再接收，可以看出發(fā)出的數(shù)據(jù)可以被正確的接收回來并傳向USB接口，說明時序正確。

同理可以驗證USB端的收發(fā)時序。

圖5 RS232接收端仿真圖

圖6 頂層模塊仿真圖

4 結 語

本文采用FPGA實現(xiàn)了USB與RS232間的接口轉換及數(shù)據(jù)處理的功能。設計中先入先出存儲器的運用解決了數(shù)據(jù)的緩存的和速率匹配問題，有限狀態(tài)機的運用使得程序設計更加清晰可靠。該設計將復雜的信號運算集中在FPGA中完成，利用FPGA獨特的并行處理能力，減小上位機工作量的同時，提高了系統(tǒng)運行速度。