一種高效靈活數(shù)字上變頻FPGA設(shè)計

摘 要： 數(shù)字上變頻器是軟件無線電的核心部件之一，其基本功能是增加基帶信號采樣率并把其搬移到載波頻率上。本文采用內(nèi)插濾波器特性較好的積分梳妝濾波CIC和補償濾波器CFIR級聯(lián)的插值濾波器結(jié)構(gòu)，載頻可編程的數(shù)控振蕩器(NCO)在Altera FPGA EP2SGX90上實現(xiàn)了穩(wěn)定可靠的數(shù)字上變頻器。
關(guān)鍵詞： 軟件無線電； 數(shù)字上變頻； FPGA； 積分梳妝濾波器

軟件無線電的基本思想是把A/D變換器盡可能地靠近射頻天線，用軟件實現(xiàn)無線電系統(tǒng)的各種功能[1]。數(shù)字上變頻器是軟件無線電中發(fā)射機的核心部分，它的基本功能是增加基帶信號采樣率并將其上變頻到載波頻率上，經(jīng)過發(fā)射天線發(fā)射出去。采用專用芯片實現(xiàn)數(shù)字上變頻器集成度高，應(yīng)用方便，但是缺少靈活性，在軟件無線電中的應(yīng)用受到限制，因此研究使用可編程的FPGA實現(xiàn)數(shù)字上變具有重要意義。
半導體技術(shù)的發(fā)展使得FPGA的性能越來越高，目前較高性能的FPGA內(nèi)嵌了豐富乘累加單元和BlockRam單元，再憑借可編程特點和高速并行結(jié)構(gòu)，F(xiàn)PGA在越來越多的情況下可取代DSP和ASIC而成為未來數(shù)字信號處理的理想選擇。FPGA內(nèi)置越來越多的成熟IP核，為研究和開發(fā)者提供了方便,縮短了開發(fā)周期。
本文研究了數(shù)字上變頻原理，根據(jù)一組設(shè)計實例參數(shù)要求，利用Matlab仿真分析，提出了滿足系統(tǒng)性能的高效插值濾波器的結(jié)構(gòu),即積分梳妝濾波器CIC(Cascade Integrator-Comb Filter)和補償濾波器(CFIR)級聯(lián)的結(jié)構(gòu)。在FPGA中采用Altera提供的IP核實現(xiàn)穩(wěn)定可靠的數(shù)字上變頻。
1 數(shù)字上變頻原理
數(shù)字上變頻器的基本工作原理是將基帶信號通過脈沖成形濾波器進行處理，以適應(yīng)帶限信道和消除碼間干擾(ISI), 然后通過插值濾波器提高采樣率，最后與正交載波進行數(shù)字混頻。其原理框圖如圖1所示。

數(shù)字上變頻器的核心部件是內(nèi)插器和數(shù)字振蕩器(NCO)。內(nèi)插器通過在原始的采樣間隔內(nèi)增加新的采樣點來提高信號的采樣率，因此在頻域內(nèi)產(chǎn)生原始信號的鏡像頻譜，需要通過低通濾波器[2]。本設(shè)計采用積分梳妝濾波器(CIC)和補償濾波器(CFIR)級聯(lián)結(jié)構(gòu)來實現(xiàn)內(nèi)插和低通濾波。上變頻采用數(shù)字振蕩器(NCO)實現(xiàn)。
2 插值濾波器的設(shè)計
2.1積分梳妝濾波器CIC
積分梳妝濾波器CIC，又名Hogenauer filters, 具有結(jié)構(gòu)簡單、規(guī)整， 需要的存儲小等特點。由于它不需要乘法器，加之濾波器的所有系數(shù)均為1， 而且利用積分環(huán)節(jié)減少了中間過程的存儲量，因此常常應(yīng)用在高速采樣（高速采樣使得乘法器個數(shù)太多）和插值比很大（插值比大使得FIR濾波器的階數(shù)過高，需要保存的系數(shù)太多）情況下。
　積分梳妝濾波器CIC一般由Integrator 和 Comb兩個基本模塊組成。Integrator 模塊的差分方程為：

積分梳妝濾波器CIC其本質(zhì)上等同于N個具有矩形沖擊響應(yīng)的濾波器的級聯(lián)。但是在實現(xiàn)上卻減少了復(fù)雜度與資源消耗。CIC是一種在硬件實現(xiàn)上比較經(jīng)濟的濾波器結(jié)構(gòu)。N越大，積分梳妝濾波器CIC幅頻響應(yīng)越好[3]。
2.2 CFIR濾波器
盡管積分梳妝濾波器在插值比較大的情況下很有效，但是其響應(yīng)缺少平坦通帶響應(yīng)和快速下降的過度帶。為了解決這個問題，需要在積分梳妝濾波器CIC前面級聯(lián)一級補償濾波器CFIR。CFIR 幅頻響應(yīng)函數(shù)：

　積分梳妝濾波器CIC經(jīng)過補償濾波器CFIR的補償后，其幅頻響應(yīng)具有近乎水平的通帶和快速下降的過渡帶。
　積分梳妝濾波器CIC、補償濾波器CFIR以及二者級聯(lián)后的信號分別如圖2、圖3、圖4所示。從圖中可以看出CIC與CFIR級聯(lián)后的幅頻響應(yīng)曲線通帶平坦，過渡帶陡峭，有很理想的幅頻響應(yīng)曲線。

3 數(shù)控振蕩器NCO設(shè)計
　數(shù)控振蕩器NCO(Numerically Controlled Oscillator) 是數(shù)字上變頻器的重要部件，用于實現(xiàn)基帶信號到中頻信號的頻譜搬移。數(shù)控振蕩器具有頻率分辨率高、頻率變化快、相位可連續(xù)性變化及生成的正余弦正交特性好等特點，數(shù)字化的相位和幅度可以實現(xiàn)高精度的數(shù)字調(diào)制解調(diào)。本設(shè)計中NCO采用CORDIC算法，不占用RAM和DSP資源，只消耗邏輯資源。基于CORDIC迭代算法的數(shù)控振蕩器僅用移位寄存器和加法器就可產(chǎn)生正余弦信號，不但省去了傳統(tǒng)NCO龐大的存儲器資源，而且具備數(shù)控振蕩器頻率分辨率高、頻率變化速度快、相位可連續(xù)性變化和生成的正余弦正交特性好的優(yōu)點[5]。本文設(shè)計的NCO 可編程，無雜散,動態(tài)范圍可達100 dB。
4 硬件實現(xiàn)
本設(shè)計是在Altera QuatusII 8.0軟件環(huán)境下實現(xiàn)的。在Altera FPGA EP2SGX90驗證了數(shù)字上變頻功能。由于數(shù)字上變頻跟參數(shù)相關(guān)，不同的參數(shù)要求有不同的設(shè)計結(jié)構(gòu)，因此本文以一組實際參數(shù)要求來介紹數(shù)字上變頻如何在FPGA中實現(xiàn)。數(shù)字上變頻參數(shù)要求如表1所示。

根據(jù)表1中數(shù)字上變頻器的要求，在Matlab中仿真插值濾波器的參數(shù)。本設(shè)計采用2插值的補償濾波器CFIR和4插值的積分梳妝濾波器CIC級聯(lián)結(jié)構(gòu)。補償濾波器CFIR不僅起到低通濾波器和2插值的作用，而且具備平滑CIC濾波器的作用。圖4是參數(shù)R=4，M= 2，N=8時，補償濾波器CFIR和積分梳妝濾波器CIC級聯(lián)后的幅頻響應(yīng)，從圖中可以看到該幅頻響應(yīng)的混疊抑制達到100 dB。
FPGA EP2SGX90具有豐富的IP(Intellectual Property) 資源。利用其FIR IP和CIC IP實現(xiàn)插值濾波,利用NCO IP實現(xiàn)上變頻。其中FIR IP系數(shù)采用對稱結(jié)構(gòu)，這樣節(jié)省一半的系數(shù)存儲單元。數(shù)字上變頻器在FPGA中的實現(xiàn)框圖如圖5所示。由于補償濾波器CFIR 和插值濾波器CIC IP核的特點，輸入信號不是連續(xù)的，因此在設(shè)計中需要在二者的輸入端添加FIFO。采樣率為Fs的基帶信號通過CFIR 2插值后采樣率變?yōu)?Fs，同樣該信號再經(jīng)過4插值CIC濾波器后采樣率為8Fs。FPGA采用流水結(jié)構(gòu)，實現(xiàn)信號的實時處理。

本文設(shè)計的數(shù)字上變頻系統(tǒng)實現(xiàn)了通帶頻率1.0 MHz，截止頻率1.5 MHz基帶信號經(jīng)過8插值上變頻到載頻10 MHz的調(diào)制信號。該數(shù)字上變頻占用的主要FPGA EP2SGX90內(nèi)部資源如表2所示。結(jié)果表明，該系統(tǒng)在占用少量資源的情況下實現(xiàn)了數(shù)字上變頻功能。

5 結(jié)果分析
　為了驗證本文設(shè)計的數(shù)字上變頻的性能，數(shù)據(jù)從數(shù)字上變頻系統(tǒng)輸出后經(jīng)過AD9747芯片進行數(shù)模轉(zhuǎn)換，模擬信號接到示波器上觀察到的波形如圖6所示。這里使用的是LeCory公司的序列號LCRY0409N01153的示波器。 圖中C3對應(yīng)的是原始基帶信號經(jīng)過數(shù)模轉(zhuǎn)化后的模擬信號，C4對應(yīng)的是數(shù)字上變頻后數(shù)模轉(zhuǎn)化后的模擬信號。
本文研究了數(shù)字上變頻的原理，以實際工程需要為例介紹了使用FPGA設(shè)計數(shù)字上變頻的過程。采用梳妝濾波器和補償濾波器級聯(lián)的結(jié)構(gòu)使數(shù)字上變頻有很好的內(nèi)插濾波器特性。同時根據(jù)FPGA中CIC和FIR IP核的時序特點，設(shè)計了高效流水結(jié)構(gòu)，這對實際的工程設(shè)計有重要的指導意義。本文設(shè)計的數(shù)字上變頻具有可編程、信號精度高、系統(tǒng)無雜散動態(tài)范圍高達100dB的特點，在FPGA中能穩(wěn)定可靠地運行。