FPGA是ASIC設(shè)計(jì)者的一道普通難題？

在實(shí)現(xiàn)器件屬性的同時(shí)，F(xiàn)PGA 價(jià)格也在下降。Actel、Altera、Lattice、Quicklogic 和 Xilinx 都提供范圍廣泛的器件，從每只幾分錢的 CPLD（復(fù)雜可編程邏輯器件）到加密的非易失性 FPGA，還有高性能、高 LUT（查尋表）數(shù)、基于 SRAM 的 FPGA，它每片價(jià)格高達(dá)數(shù)千美元。

在 FPGA 業(yè)的早期，設(shè)計(jì)者主要將最昂貴和最高級(jí)的 FPGA 用于原計(jì)劃用 ASIC 實(shí)現(xiàn)的功能原型代碼，或用作系統(tǒng)設(shè)計(jì)的概念驗(yàn)證。他們會(huì)為自己的 ASIC 創(chuàng)建邏輯，運(yùn)行驗(yàn)證，作 ASIC 設(shè)計(jì)分區(qū)，然后將這些分區(qū)編入一塊原型板上的多個(gè) FPGA 中（參考文獻(xiàn) 2）。今天的設(shè)計(jì)者仍然使用這種方法，不過(guò)，由于 FPGA 各方面都有了提高，很多設(shè)計(jì)者甚至將最高級(jí)和最昂貴的 FPGA 用于生產(chǎn)部件。

我們很容易從一家 FPGA 供應(yīng)商找到一位對(duì) FPGA 贊不絕口的營(yíng)銷執(zhí)行官，他會(huì)大談 FPGA 如何取代 ASIC 的份額，甚至是用于量產(chǎn)。設(shè)計(jì)者也正在逐步認(rèn)識(shí)到 FPGA 確實(shí)是真正可行的量產(chǎn)載體，設(shè)計(jì)者應(yīng)當(dāng)不再簡(jiǎn)單地把 FPGA 看作一種 ASIC 原型工具。

Sanjay Singh 是惠普公司不間斷計(jì)算機(jī)部負(fù)責(zé) ASIC/FPGA 設(shè)計(jì)的技術(shù)領(lǐng)導(dǎo)，他在職業(yè)生涯中設(shè)計(jì)過(guò) 10 種 FPGA 和 25 到 30 種 ASIC。他在 Tandem Computer 時(shí)開始設(shè)計(jì) ASIC，后該公司在 1996 年被 Compaq 收購(gòu)，HP 又在 2002 年收購(gòu)了 Compaq。Singh 說(shuō)：“我開始是用 0.5 微米為東芝不間斷計(jì)算機(jī)做ASIC。”現(xiàn)在，他的小組正在用 110 納米和 90 納米節(jié)點(diǎn)設(shè)計(jì) ASIC，并且當(dāng)需要時(shí)，他的小組會(huì)用最高級(jí)的基于 SRAM的 FPGA（如 Altera 的 Stratix 級(jí)和 Xilinx Virtex 級(jí)器件）設(shè)計(jì)服務(wù)器應(yīng)用。

Singh 說(shuō)：“我們的系統(tǒng)基于 Intel 的 Itanium 服務(wù)器芯片，而我們?cè)O(shè)計(jì)的 FPGA 必須與內(nèi)存、I/O 和處理器通信。我們的增值是在硬件上，因此必須完成通信功能、端口功能、數(shù)據(jù)完整性功能，以及復(fù)制功能。我們?cè)O(shè)計(jì)的 FPGA 一般是在處理器板上，終端系統(tǒng)價(jià)格將在一百萬(wàn)美元以上?！?BR>
另一方面，Ranjit Rozario 是新興通信公司 Sonoa Systems 的一名高級(jí)設(shè)計(jì)工程師。這家公司的 100 名員工主要由軟件工程師組成，Rozario 是其中少數(shù)硬件設(shè)計(jì)師之一。作為一名長(zhǎng)期以來(lái)從事 ASIC的設(shè)計(jì)者，Rozario 最近第一次嘗試了 FPGA 設(shè)計(jì)，最終選擇了一片 Virtex-5 LX 220。

Singh 和 Rozario 都認(rèn)為，他們頻繁地采用 FPGA有多種原因，但指出了用 FPGA 設(shè)計(jì)的優(yōu)缺點(diǎn)。因此，當(dāng)作這種轉(zhuǎn)變時(shí)，ASIC 設(shè)計(jì)者必須考慮到多個(gè)因素，如設(shè)計(jì)規(guī)模、性能和功耗預(yù)算、PCB（印制電路板）要求、設(shè)計(jì)與驗(yàn)證要求，以及 FPGA 工具的局限。SRAM FPGA 也會(huì)帶來(lái)新的挑戰(zhàn)，例如軟錯(cuò)誤，這在 SRAM 結(jié)構(gòu)中比標(biāo)準(zhǔn)單元更加常見(jiàn)。

為什么轉(zhuǎn)向 FPGA？

設(shè)計(jì)者選擇 FPGA 代替 ASIC 有幾個(gè)原因：FPGA 是可重新編程和現(xiàn)場(chǎng)升級(jí)的，設(shè)計(jì)周期短于 ASIC（圖 1）；FPGA 對(duì)高成本、低批量應(yīng)用有更好的價(jià)格；它們相對(duì)穩(wěn)定，因此你可以避免重新投片、掩膜的費(fèi)用，并免除購(gòu)買DFM（可制造設(shè)計(jì)）工具。

但是 Singh 稱他的小組使用 FPGA 主要有兩個(gè)原因。首先是 FPGA 能使他的小組將大量功能從 PCB 上拿掉，集成到一片 FPGA 中，增加速度性能和節(jié)省 PCB 空間。第二個(gè)也是最有說(shuō)服力的理由，Singh 說(shuō)使用 FPGA 只是因?yàn)?ASIC 的單位批量有時(shí)無(wú)法分擔(dān)掩膜、設(shè)計(jì)與工具的成本，并且最重要的還有風(fēng)險(xiǎn)（圖 2）。Singh 說(shuō)：“FPGA 已得到發(fā)展，在很多情況下，它們可以滿足你對(duì)性能和密度的要求。如果你正在設(shè)計(jì)一款中等規(guī)模的中等級(jí)別 ASIC，你就該問(wèn)問(wèn)自己：‘我要花費(fèi) 2 百萬(wàn)到 3 百萬(wàn)美元去做一個(gè) 90 nm 或 65 nm 的 ASIC 嗎？或者我用 90 nm 或 65 nm FPGA 技術(shù)能否得到相同的好處。’”

Singh 指出，對(duì)于采用新架構(gòu)、不需要像以往那樣使用大量塊的設(shè)計(jì)，他的小組更傾向于 FPGA 而不是 ASIC。由于 FPGA 可以重新編程，小組就可以嘗試新的架構(gòu)，當(dāng)要修改時(shí)只需簡(jiǎn)單地重編程 FPGA。

與 Singh 的小組類似，Rozario 的小組亦更愛(ài)用 FPGA而不是ASIC， 主要是出于成本因素。Rozario 說(shuō)：“當(dāng)你是一家新興公司并且資金緊張時(shí)，首先要做的事就是尋找一種 FPGA，因?yàn)樗拈_發(fā)成本低得多，并且沒(méi)有掩膜費(fèi)用?！?BR>
Rozario 稱，他的公司希望在下一代產(chǎn)品中，用單片 FPGA 硬件實(shí)現(xiàn)很多軟件功能，以實(shí)現(xiàn)功能的集成和提速。他說(shuō)：“我們開始時(shí)確實(shí)不清楚要將哪些功能移到芯片中，哪些功能需要加速。”他青睞 FPGA 的原因是小組在進(jìn)程后期需要加快速度時(shí)，能夠在 FPGA 上增加或減少功能?！癋PGA 最棒的地方是你一直有改變的選擇權(quán)。”

盡管選擇轉(zhuǎn)用 FPGA 相當(dāng)簡(jiǎn)單，但 Rozario 和 Singh 也指出用 FPGA 作設(shè)計(jì)需要經(jīng)過(guò)一些學(xué)習(xí)。兩個(gè)工程師都認(rèn)為，你在決定采用 FPGA 后，下一步就是選擇一款正確的型號(hào)。

確定 FPGA 需求

設(shè)計(jì)者需要從多個(gè)供應(yīng)商那里查看有哪些可用的 FPGA 系列產(chǎn)品，找到性能、功耗與密度的正確組合。但購(gòu)買時(shí)要記住：當(dāng)從 ASIC 轉(zhuǎn)向 FPGA 時(shí)，設(shè)計(jì)者需要了解的第一件事是確定一個(gè)性能等級(jí)指標(biāo)，你購(gòu)買的器件密度應(yīng)比自己需要的高 20%。

對(duì)于 Singh 迄今使用最多的 10 種 FPGA，他表示大多數(shù)選擇的因素是要符合公司對(duì)批量與性能的要求。他解釋說(shuō)：“在所有這些情況下，我們都必須從頻率、I/O 時(shí)間和使用率各個(gè)方面對(duì)設(shè)計(jì)作全面分析”。他的小組使用了一種經(jīng)驗(yàn)法則，即如果你正在使用設(shè)計(jì)總資源的 60% 至 75%，則從一種編譯到另一種編譯之間的小變動(dòng)就會(huì)給你一個(gè)滿足性能需求并在實(shí)驗(yàn)室中完成的好機(jī)會(huì)。不過(guò)他也指出，如果你跨越了 85% 的使用界線，就可能無(wú)法獲得需要的性能。

Singh 稱他的小組設(shè)計(jì)出使用率高達(dá) 95% 的 FPGA，并達(dá)到了性能目標(biāo)，但花費(fèi)了大量工作。Singh 說(shuō)：“你必須非常熟悉 FPGA 及其工作原理。在 ASIC 領(lǐng)域，你可以編寫 TCL（工具指令語(yǔ)言）原程序，并查詢數(shù)據(jù)庫(kù)以獲得你想要的東西，但在 FPGA 中，沒(méi)有這么成熟的工具。它們通常是基于 GUI （圖形用戶界面）的。”

Rozario 說(shuō)，當(dāng)他第一次在市場(chǎng)上尋找 FPGA 時(shí)，打動(dòng)他的是供應(yīng)商已經(jīng)為滿足多數(shù)性能和密度要求而改進(jìn)了器件。然而，F(xiàn)PGA 仍然沒(méi)有達(dá)到與 ASIC 相同的頂級(jí)速度或密度水平。如采用基于 SRAM 的最高級(jí) FPGA，當(dāng)按比例縮減功能，達(dá)到完全優(yōu)化時(shí)，最高速度為 550 MHz，而 ASIC 的最高速度可以達(dá)到該性能的兩倍。據(jù) Xilinx 說(shuō)，Xilinx Virtex-5 是現(xiàn)有最大的商用 65 nm FPGA，它有 33 萬(wàn)個(gè)邏輯單元，或大約等效于 1200 萬(wàn)個(gè) ASIC 門。

Rozario 最初擔(dān)心 FPGA 的性能局限。但 FPGA 的速度與密度都令他吃驚。他警告說(shuō)：“如果你過(guò)去習(xí)慣于設(shè)計(jì) ASIC，那么在 FPGA 上肯定必須降低對(duì)性能的期望?！盧ozario 指出，在第一次設(shè)計(jì)時(shí)，他的小組使用了 80% 的 Virtex-5 LX 220 資源，并達(dá)到了設(shè)計(jì)項(xiàng)目的性能目標(biāo)。

FPGA 供應(yīng)商今天通常會(huì)提供自己器件的專用型。一個(gè)額定的 FPGA 產(chǎn)品系列通常有一種傳統(tǒng)的門海 FPGA，以及一些面向特定市場(chǎng)的變型。有些器件面向網(wǎng)絡(luò)應(yīng)用，包括有硬接線的 SERDES（串行器/解串器）核；其它器件面向通信應(yīng)用，帶有硬接線的 DSP 塊。所有這些都含有相當(dāng)大數(shù)量的內(nèi)存。例如，Xilinx 為高性能邏輯提供 Virtex-5 LX，為帶串行連接的高性能邏輯提供 Virtex-5 LXT，而為帶串行連接的高性能 DSP 提供 Virtex-5 SXT，為帶串行連接的嵌入式處理提供 Virtex-5 FXT。

Singh 和 Rozario 都說(shuō)，為你的應(yīng)用選擇正確器件極其重要，因?yàn)閹в胁恍枰步泳€核的 FPGA 會(huì)消耗資源，可能在設(shè)計(jì)周期后期成為布局的路障，妨礙實(shí)現(xiàn)自己的性能目標(biāo)。

兩位設(shè)計(jì)者都沒(méi)有做過(guò)功耗是主要考慮因素的應(yīng)用，但 Singh 稱做低功耗設(shè)計(jì)的小組必須考慮 FPGA 的功耗問(wèn)題，雖然 FPGA 供應(yīng)商已做出巨大努力來(lái)控制 90 nm 和 65 nm 節(jié)點(diǎn)下的總功耗與泄漏。

Singh 說(shuō)，他的小組對(duì)功耗問(wèn)題采取的唯一步驟是關(guān)斷采用時(shí)鐘門控技術(shù)的硬接線 5 Gbps SERDES。他說(shuō)：“新型 FPGA 能非常好地處理低功耗問(wèn)題，并且你可以用很多技術(shù)來(lái)降低功耗，但是我們還沒(méi)有使用到它們?！碑?dāng)然，隨著服務(wù)器應(yīng)用越來(lái)越把功耗作為一種賣點(diǎn)，情況也會(huì)發(fā)生變化。

相同性能與節(jié)點(diǎn)工藝的 ASIC 功耗一般比 FPGA 小得多，不過(guò) FPGA 供應(yīng)商們正致力于取得這方面的進(jìn)展。Xilinx 與 Altera 稱已實(shí)現(xiàn)了穩(wěn)定的泄漏功率，因此它們的 65nm 器件的泄漏功率不超過(guò) 90 nm 器件的水平。

適合系統(tǒng)需求

除了確保 FPGA 能滿足性能、密度和功耗目標(biāo)以外，設(shè)計(jì)者還必須考慮 FPGA 對(duì) IC 封裝和 PCB 的影響。FPGA 芯片通常在 PCB 上占用面積較大，它們密集的 I/O 一般也需要設(shè)計(jì)者為 PCB 增加更多層數(shù)，以處理這些 I/O 的走線。它們還需要更先進(jìn)的封裝和 PCB 信號(hào)完整性分析及足夠的空間，用于容納為 FPGA 正確供電的額外電源電路。所有這些要求都會(huì)增加設(shè)計(jì)周期和終端產(chǎn)品的成本。

Rozario 指出，對(duì)于這個(gè)設(shè)計(jì)，該小組沒(méi)有其它運(yùn)行在 1V 的器件，因此，為適應(yīng) FPGA，必須要在 PCB 上多放一個(gè)電源塊，為器件供電。他提到，這個(gè)步驟沒(méi)有問(wèn)題，因?yàn)?PCB 比其上的 FPGA 大一點(diǎn)。

除了選擇一款滿足系統(tǒng)性能、功耗和密度目標(biāo)的器件，你還要查看 FPGA 供應(yīng)商與獨(dú)立 EDA 供應(yīng)商提供哪種工具（圖 3）。多年前，Altera 的 Quartus 開發(fā)套件出現(xiàn)了可用性問(wèn)題，遭遇了一個(gè)相當(dāng)大的挫折。該公司已糾正了這些問(wèn)題，但用戶必須留意工具的可用性與質(zhì)量。

工具與設(shè)計(jì)差異

Singh 和 Rozario 都說(shuō)，盡管 FPGA 供應(yīng)商的工具非常便于按鈕式使用，并且如果你購(gòu)買足夠多的硅片，通常還是免費(fèi)的，但它們并不比 ASIC 工具更簡(jiǎn)便。即你不能像用 ASIC 工具那樣使用它們，完成定制的任務(wù)。Singh 特別強(qiáng)調(diào)，F(xiàn)PGA 供應(yīng)商提供了相當(dāng)不錯(cuò)的編譯器或綜合技術(shù)，但 FPGA 供應(yīng)商的綜合工具在設(shè)計(jì)實(shí)現(xiàn)時(shí)無(wú)法達(dá)到商用 FPGA 綜合工具的效率，如 Synplicity、Mentor Graphics 和 Magma Design Automation 公司的產(chǎn)品。有些 FPGA 供應(yīng)商做商用 EDA 工具的 OEM，為客戶提供這些工具的一種“簡(jiǎn)約”配置，如只面向該供應(yīng)商的 FPGA，只需少許價(jià)格或完全免費(fèi)。多數(shù)情況下，這些工具要好于 FPGA 供應(yīng)商自己的工具，但缺乏 EDA 供應(yīng)商全價(jià)商用版的特性。另外，對(duì)于 FPGA 領(lǐng)域中的大多數(shù)部件，用戶只能使用 FPGA 供應(yīng)商自己開發(fā)的物理設(shè)計(jì)工具，而沒(méi)有其它選擇。FPGA 供應(yīng)商自己開發(fā)的物理設(shè)計(jì)工具能幫助用戶發(fā)揮供應(yīng)商的 FPGA 架構(gòu)的優(yōu)點(diǎn)。但 Singh 和 Rozario 也說(shuō)，與 ASIC 綜合一樣，布局工具很少像相應(yīng)的 ASIC 工具那么復(fù)雜。

Singh 和 Rozario 稱，F(xiàn)PGA 的布局很難處理，因?yàn)楹芏?FPGA 有固定的宏，如 SERDES、RAM、PLL（鎖相環(huán)）和 DSP 內(nèi)核，有些還有固定的微處理器塊。

例如，Altera 提供的 Stratix 和 Stratix GX 系列。Singh 稱這兩款 FPGA 相似，但 GX 包含硬接線的 SERDES 塊。他解釋說(shuō)，當(dāng)定位 RAM、PLL 和專用的 I/O 塊時(shí)，你需要作自下而上的設(shè)計(jì)：獲得出腳、封裝和片芯上的宏，然后作規(guī)劃和實(shí)現(xiàn)。I/O 技術(shù)的挑戰(zhàn)、DDR 的 SSTL（短分支串行端結(jié)邏輯），以及 PCI 的 HSTL（高速收發(fā)器邏輯），所有這些都使 Singh 明白了事先努力的重要性，了解各款器件提供的功能以及設(shè)計(jì)時(shí)需做的工作。

Singh 還指出，雖然 ASIC 有多個(gè)時(shí)鐘資源，但 FPGA 有更多的限制，通常有全局時(shí)鐘。Singh 說(shuō)：“如果你正在考慮將一個(gè) ASIC 設(shè)計(jì)移植到 FPGA 上，但它包含多個(gè)時(shí)鐘域（尤其是大的時(shí)鐘域），那么你必須與 FPGA 供應(yīng)商合作，以確定該器件是否能承擔(dān)你的設(shè)計(jì)。”除了全局時(shí)鐘以外，F(xiàn)PGA 也有局部時(shí)鐘。但 Singh 警告說(shuō)，這些時(shí)鐘僅限于一定數(shù)的象限，因此要特別注意你的邏輯及其時(shí)鐘。Singh 的設(shè)計(jì)采用了多個(gè)時(shí)鐘域，通常有 15 至 20 個(gè)， FPGA 的實(shí)現(xiàn)需要大量工作。他解釋說(shuō)：“用 ASIC 時(shí)，你可以調(diào)整自己的 I/O。FPGA 的 I/O 很復(fù)雜，調(diào)整要占用相當(dāng)多的開銷，因?yàn)樗茈y協(xié)調(diào)轉(zhuǎn)換速率、驅(qū)動(dòng)強(qiáng)度以及阻抗?！睋?jù) Singh 說(shuō)，如果你未能在設(shè)計(jì)開始時(shí)正確地調(diào)整好 I/O，則信號(hào)完整性和時(shí)鐘都會(huì)成為大問(wèn)題。

Rozario 的小組在布局時(shí)遇到了類似的問(wèn)題。但由于他的設(shè)計(jì)里時(shí)鐘域相對(duì)較少，時(shí)鐘結(jié)構(gòu)比較簡(jiǎn)單，足以滿足他的設(shè)計(jì)。Rozario 說(shuō)：“FPGA 結(jié)構(gòu)中帶有內(nèi)置時(shí)鐘，這樣時(shí)鐘均衡要比 ASIC 簡(jiǎn)單得多。你不必?fù)?dān)心 H 樹信號(hào)完整性，因?yàn)?FPGA 架構(gòu)已注意了所有時(shí)鐘問(wèn)題，每個(gè)區(qū)域內(nèi)你都有大量的時(shí)鐘?！?BR>
Rozario 警告說(shuō)，規(guī)劃很差的布局會(huì)造成時(shí)序問(wèn)題?！坝行┹^大的 FPGA 有你不需要的功能，你得花精力處理它們。我們使用的器件有硬接線 DSP 功能。我們?cè)谠O(shè)計(jì)中并不使用 DSP，但可能在下個(gè)設(shè)計(jì)中用到它?！币坏┧男〗M建立了最佳布局，Xilinx ICE（在線仿真器）工具就完成了一件“相當(dāng)不錯(cuò)的工作”，使設(shè)計(jì)適應(yīng)于架構(gòu)。開始時(shí)，他的小組會(huì)對(duì)每個(gè) FPGA 子模塊作平面規(guī)劃，使之達(dá)到最高層級(jí)，然后為整個(gè)芯片重復(fù)這種方法。不過(guò)，ICE 應(yīng)用工程師警告說(shuō)該小組的做法違反了他們的建議，要求小組采用自動(dòng)化工具。Rozario 表示懷疑，但發(fā)現(xiàn)兩種方法的結(jié)果是相似的。

盡管 FPGA 工具較 ASIC 設(shè)計(jì)工具缺少定制能力，Singh 仍鼓勵(lì) ASIC 設(shè)計(jì)者轉(zhuǎn)向 FPGA 設(shè)計(jì)，以利用 FPGA 供應(yīng)商的免費(fèi)工具、IP（知識(shí)產(chǎn)權(quán)）產(chǎn)品，以及客戶支持。他舉出了一系列好處，包括供應(yīng)商良好的程序管理、架構(gòu)、以及懂得 FPGA 的設(shè)計(jì)專家，還有現(xiàn)場(chǎng)支持。他發(fā)現(xiàn)這些工具對(duì)基礎(chǔ)工作很有價(jià)值，如平面規(guī)劃和信號(hào)完整性。

驗(yàn)證問(wèn)題

當(dāng) FPGA 初次進(jìn)入市場(chǎng)時(shí)，最大的賣點(diǎn)之一是設(shè)計(jì)者可對(duì)它們編程，然后直接在一個(gè)運(yùn)行系統(tǒng)原型的板上作測(cè)試，從而跳過(guò)了基于仿真的邏輯驗(yàn)證。很多 FPGA 老手仍然使用這種方案。但 Singh 和 Rozario 認(rèn)為，即使是現(xiàn)在的中規(guī)模FPGA 一般也太大太復(fù)雜，不能做簡(jiǎn)單編程、板上運(yùn)行，以及系統(tǒng)測(cè)試與起動(dòng)期間的調(diào)試。

很多有經(jīng)驗(yàn)的 FPGA 設(shè)計(jì)者告訴 Rozario 說(shuō)，他們?cè)O(shè)計(jì)芯片會(huì)跳過(guò)邏輯驗(yàn)證步驟，然后在實(shí)驗(yàn)室中測(cè)試芯片。Rozario 并不支持這種方法，原因是，盡管他的芯片外部有標(biāo)準(zhǔn)的總線接口，但內(nèi)部很復(fù)雜，在看不到芯片內(nèi)部的情況下作調(diào)試相當(dāng)困難。他說(shuō)：“有了波形就容易多了，所以我們堅(jiān)持 ASIC 驗(yàn)證方法。我們?nèi)詴?huì)在實(shí)驗(yàn)室作調(diào)試，但我們嘗試在進(jìn)實(shí)驗(yàn)室以前解決掉大多數(shù)問(wèn)題?！?BR>
同樣，Singh 稱由于自己的小組只使用最大的 FPGA，它對(duì) FPGA 使用了與 ASIC 相同的驗(yàn)證方法，用一個(gè)測(cè)試平臺(tái)對(duì)每個(gè)設(shè)計(jì)作徹底仿真、調(diào)試和時(shí)序分析，。

Singh 說(shuō)：“我們要做功能仿真、門級(jí)仿真和動(dòng)態(tài)仿真，將門與寄生參數(shù)送回到功能仿真。然后，我們會(huì)做一次多個(gè)角度和模式的全面靜態(tài)時(shí)序分析。一旦我們獲得了完美的結(jié)果，就將其裝到電路板上，上電起動(dòng)?！彼姓J(rèn)，第一次使用這種方法時(shí)，一定會(huì)做一些重復(fù)工作，然后它就會(huì)成為一種標(biāo)準(zhǔn)的過(guò)程，后面的項(xiàng)目就比較容易了。這種方法一般都會(huì)給 Singh 帶來(lái)滿意的結(jié)果。FPGA 供應(yīng)商為他們的軟硬塊、SERDES、PLL 和其它宏提供功能強(qiáng)大的仿真模型，有助于小組的驗(yàn)證工作。

軟錯(cuò)誤

除了 ASIC 與 FPGA 設(shè)計(jì)之間的微妙差異以外，基于 SRAM 的 FPGA 亦給用戶帶來(lái)了一個(gè)新的挑戰(zhàn)：軟錯(cuò)誤。軟錯(cuò)誤出現(xiàn)在一個(gè)隨機(jī)大氣中子與 IC 碰撞時(shí)，它會(huì)造成一個(gè)位的錯(cuò)誤，或有些情況下產(chǎn)生一個(gè)虛假信號(hào)（參考文獻(xiàn) 3）。標(biāo)準(zhǔn)單元器件一般不易受軟錯(cuò)誤影響，但 SRAM 結(jié)構(gòu)、邏輯及其它類型存儲(chǔ)器則相反。Xilinx、Altera 和 Lattice 這些公司的最高性能 FPGA 都建立在 SRAM 上。

Singh 表示，他的小組也開始頻繁地遇到軟錯(cuò)誤。因此他警告說(shuō)，當(dāng)挑選器件時(shí)，你需要查看它的可靠性研究。并且，即使供應(yīng)商聲稱該 FPGA 是可靠的，你也需要在自己設(shè)計(jì)中增加一些 ECC（糾錯(cuò)編碼）?；?SRAM 的器件需要一種 ECC 配置，以確保不會(huì)有虛假錯(cuò)誤，即中子撞擊所造成的交換位。

如果設(shè)計(jì)中有用于檢查配置 RAM 完整性的控制電路，則每當(dāng)你的 RAM 改變配置時(shí)，差不多都會(huì)遇到一個(gè)軟錯(cuò)誤。軟錯(cuò)誤在 ASIC 設(shè)計(jì)中不常見(jiàn)，但它們能夠影響 FPGA 中所有基于 SRAM 的部分，包括基于 SRAM 的邏輯結(jié)構(gòu)和片上 SRAM 塊。Singh 說(shuō)：“由于晶體管越來(lái)越小，電壓不斷下降，你無(wú)法阻止它，你總會(huì)被一粒中子擊中?！?

所幸，Actel 和 Lattice 等供應(yīng)商已經(jīng)解答了軟錯(cuò)誤問(wèn)題，因?yàn)樗鼈兛商峁┗诳扉W的非易失性 FPGA。這些器件的速度和密度都比不上 SRAM 器件，但它們能夠抵制軟錯(cuò)誤。非易失性器件正在日益普及，因?yàn)樗鼈優(yōu)檫M(jìn)入全球市場(chǎng)營(yíng)銷的企業(yè)提供了更佳的安全性。

面對(duì)不斷上升的 ASIC 掩膜、開發(fā)與工具成本，F(xiàn)PGA 供應(yīng)商向設(shè)計(jì)人員展示了一種切實(shí)可行的選擇，可以快速使設(shè)計(jì)實(shí)用化。但是，在設(shè)計(jì)者跨出這一步之前，他們需要研究 FPGA，并權(quán)衡每家供應(yīng)商的架構(gòu)、設(shè)計(jì)工具以及技術(shù)支持。設(shè)計(jì)者還必須了解 FPGA 架構(gòu)的局限性，并提高相應(yīng)的設(shè)計(jì)技能。

更多信息
Actel: www.actel.com
Altera: ww w.altera.com
Hewlett-Packard: www.hp.com
Intel: www.intel.com
Lattice Semiconductor: www.latticesemi.com
Magma DesignAutomation: www.magma-da.com
Mentor Graphics: www.mentor.com
Quicklogic: www.quicklogic.com
Sonoa Systems: www.sonoasystems.com
Synplicity: www.synplicity.com
Toshiba: www.toshiba.com
Xilinx: www.xilinx.com


參考文獻(xiàn)
1. Santarini, Michael, “FPGAs balance lower power, smaller nodes drip by drip,” EDN, June 8, 2006, pg 58.
2. Santarini, Michael, “ASIC prototyping: make versus buy,” EDN, Nov 21, 2005, pg 30.
3. Santarini, Michael, “Cosmic radiation comes to ASIC and SOC design,” EDN, May 12, 2005, pg 46.