四大FPGA供應(yīng)商專家談FPGA設(shè)計(jì)訣竅

問(wèn)：目前FPGA應(yīng)用工程師面對(duì)的最主要設(shè)計(jì)問(wèn)題是什么？如何解決？Actel：當(dāng)用戶通過(guò)TAP接口進(jìn)行JTAG測(cè)試或者編程時(shí)我們發(fā)現(xiàn)了許多問(wèn)題。與目前最先進(jìn)應(yīng)用的邏輯復(fù)雜度和速度相比，TAP接口和指令集是非常簡(jiǎn)單和慢速的。這導(dǎo)致用戶想當(dāng)然地認(rèn)為T(mén)AP接口處的信號(hào)完整性沒(méi)有問(wèn)題，甚至設(shè)計(jì)中其他位置的其他信號(hào)也適當(dāng)?shù)剡M(jìn)行了端接。雖然數(shù)據(jù)和時(shí)鐘速率很慢，但是其邊沿速率和其他任何信號(hào)一樣快，因此必須進(jìn)行適當(dāng)?shù)亩私悠ヅ洹４送?，我們發(fā)現(xiàn)很多用戶在規(guī)劃減小SSO/SSN問(wèn)題。

Altera：功耗、性能優(yōu)化、調(diào)試、接口復(fù)雜性、信號(hào)完整性和系統(tǒng)復(fù)雜度是FPGA開(kāi)發(fā)工程師目前面臨的最主要設(shè)計(jì)問(wèn)題。

1. 功耗：Quartus II軟件的PowerPlay功率分析和優(yōu)化技術(shù)與Stratix III可編程功率技術(shù)可以幫助用戶在設(shè)計(jì)過(guò)程中顯著減小功耗。

2. 性能優(yōu)化：關(guān)注點(diǎn)集中在如何實(shí)現(xiàn)FMAX，以及系統(tǒng)級(jí)性能(如通過(guò)PCI Express接口實(shí)現(xiàn)足夠的吞吐量)。Quartus II軟件提供精確時(shí)序預(yù)報(bào)的TimeQuest時(shí)序分析器允許用戶定制系統(tǒng)需求的時(shí)序約束。

3. 調(diào)試：傳統(tǒng)上，工程師會(huì)使用一臺(tái)邏輯分析儀分析待測(cè)器件的引腳。不過(guò)，由于今天FPGA的高容量，很多元件可以集成到一個(gè)器件中，但邏輯分析儀不能檢測(cè)到設(shè)計(jì)內(nèi)部的信號(hào)。SignalTap II邏輯分析儀是一個(gè)系統(tǒng)級(jí)調(diào)試工具，它可在一個(gè)系統(tǒng)級(jí)可編程芯片(SoPC)上捕獲和顯示實(shí)時(shí)的信號(hào)行為，從而為設(shè)計(jì)師提供了觀察系統(tǒng)設(shè)計(jì)中硬件和軟件之間交互的功能。

4. 接口復(fù)雜性：為了實(shí)現(xiàn)更高的性能，系統(tǒng)使用的接口正變得更加復(fù)雜(如DDRII SDRAM接口比以前的SRAM接口要復(fù)雜)。Altera提供多種IP核，它們可幫助設(shè)計(jì)師很輕松實(shí)現(xiàn)所需的接口。

5. 信號(hào)完整性：Altera提供了多種模型(包括HSPICE和IBIS)以及內(nèi)置片內(nèi)端接，這些有助于確保信號(hào)正確地從A傳輸?shù)紹。

6. 系統(tǒng)復(fù)雜度：設(shè)計(jì)者今天面臨的挑戰(zhàn)是，盡管開(kāi)發(fā)的系統(tǒng)復(fù)雜度越來(lái)越大，但分配的開(kāi)發(fā)時(shí)間不會(huì)比先前開(kāi)發(fā)較低復(fù)雜度項(xiàng)目的少。Altera提供簡(jiǎn)化系統(tǒng)通用部分設(shè)計(jì)開(kāi)發(fā)的IP核、系統(tǒng)驗(yàn)證和板級(jí)布局工具，從而允許用戶集中全力開(kāi)發(fā)差異化性能。

Lattice：1. 滿足硬件時(shí)序要求。對(duì)規(guī)格的高級(jí)別評(píng)估，并判斷它是否能滿足系統(tǒng)的要求。例如，如果系統(tǒng)要求是1.2Gbps I/O，但是FPGA I/O只能支持到800Mbps，那么這種FPGA將不能滿足系統(tǒng)速度的要求。

2. FPGA設(shè)計(jì)時(shí)序收斂。進(jìn)行足夠的靜態(tài)時(shí)序分析和時(shí)序仿真以確保HDL設(shè)計(jì)滿足硬件的時(shí)序要求。擁有已經(jīng)過(guò)實(shí)踐驗(yàn)證的硬件模塊，例如DDR存儲(chǔ)器I/O接口和串行/解串器(SERDES)/PCS模塊，將有助于FPGA設(shè)計(jì)師更輕松地滿足時(shí)序要求和減輕對(duì)軟件工具的依賴。我們低成本的 LatticeECP2/M FPGA系列和高端的LatticeSC FPGA系列可以提供這些硬件模塊。

3. SERDES在系統(tǒng)中的實(shí)現(xiàn)：雖然概念上比較簡(jiǎn)單，但是硬件實(shí)現(xiàn)要求很多細(xì)節(jié)正確無(wú)誤，如信號(hào)端接、參考時(shí)鐘的生成、鎖相環(huán)(PLL)的使用、背板信號(hào)完整性和位錯(cuò)誤率的評(píng)估。Lattice提供預(yù)定義的針對(duì)不同SERDES應(yīng)用的SERDES示范平臺(tái)，如PCI Express和通用8/10位SERDES完整收發(fā)硬件演示平臺(tái)。

4. 功率管理：對(duì)所有FPGA電源規(guī)劃功率預(yù)算。通常，2到3個(gè)FPGA電源(VCC、VCCAUX和VCCIO)是關(guān)鍵的。需要對(duì)器件初始上電和運(yùn)行期間的不同溫度進(jìn)行精確估計(jì)。

5. 配置需求：這個(gè)關(guān)鍵步驟保證上電后FPGA將從外部引導(dǎo)閃存進(jìn)行正確配置。

問(wèn)：當(dāng)用戶開(kāi)始一個(gè)新的FPGA設(shè)計(jì)時(shí)，你們會(huì)推薦用戶采用什么樣的設(shè)計(jì)流程？

Actel：邏輯設(shè)計(jì)傳統(tǒng)上是利用硬件描述語(yǔ)言(如HDL)或圖形化的原理圖來(lái)實(shí)現(xiàn)的。對(duì)邏輯設(shè)計(jì)的描述越抽象，就需要更智能化的工具來(lái)自動(dòng)進(jìn)行推斷、編譯和實(shí)現(xiàn)這個(gè)設(shè)計(jì)。通過(guò)融合內(nèi)部開(kāi)發(fā)工具和業(yè)內(nèi)領(lǐng)先的OEM和第三方工具，Actel支持所有這些不同的設(shè)計(jì)風(fēng)格和工具流程。

另一個(gè)設(shè)計(jì)考慮是應(yīng)該從頭開(kāi)始創(chuàng)建你的設(shè)計(jì)，還是利用現(xiàn)有的私有或者商業(yè)化IP。高質(zhì)量IP內(nèi)核可使得產(chǎn)品能夠更快地推向市場(chǎng)。Actel在開(kāi)發(fā)和支持內(nèi)部開(kāi)發(fā)的及第三方IP內(nèi)核方面進(jìn)行了很大的投資，我們的Libero IDE(集成設(shè)計(jì)環(huán)境)具有很多可幫助設(shè)計(jì)師高效查找和使用IP的功能。Actel也開(kāi)發(fā)了已經(jīng)過(guò)實(shí)踐驗(yàn)證的系統(tǒng)級(jí)參考設(shè)計(jì)、HDL代碼、軟件驅(qū)動(dòng)器、應(yīng)用程序、有時(shí)甚至還包括PCB設(shè)計(jì)文件，以為設(shè)計(jì)師開(kāi)展其定制工作提供一個(gè)起點(diǎn)。

Xilinx：客戶可以使用第三方工具，如用XST、Precision或Synplify進(jìn)行綜合，然后使用Xilinx ISE 9.1i進(jìn)行布局和布線。對(duì)于仿真，客戶可以使用ModelSim、NC Sim或VCS。他們始終應(yīng)該輸入用于綜合的時(shí)序約束。

問(wèn)：關(guān)于I/O信號(hào)分配的處理，你們有什么建議可以提供給客戶？應(yīng)采用什么樣的順序?qū)Ω鞣N信號(hào)類型進(jìn)行分配？(即從VREF開(kāi)始，然后高速I/O等)

Actel：為了回答這個(gè)問(wèn)題，讓我們假設(shè)用戶正在使用Actel基于閃存的ProASIC3E FPGA。它含有8個(gè)專用I/O塊，每個(gè)塊能夠被分成5個(gè)微型塊。這些專用I/O塊共享電源電壓(輸入VMV、輸出VCCI、GNDQ)。微型塊是在一個(gè)專用I/O塊內(nèi)使用一個(gè)共同電壓參考VREF的I/O用戶定義組。只用共享電源電壓和電壓參考的I/O可以置于同一個(gè)專用塊內(nèi)。

首先，安排專用I/O塊。Actel的I/O Bank Assigner工具將為該設(shè)計(jì)自動(dòng)配置I/O塊。如果用戶想定制該I/O塊的配置，他可以很容易地利用PinEditor GUI或PDC約束腳本完成這一配置。

在安排I/O塊時(shí)，牢記SSO問(wèn)題是很重要的。切換總線應(yīng)該盡可能多地分布在整個(gè)裸片上，并且遠(yuǎn)離PLL的電源管腳及異步輸入/輸出管腳。在安排好I/O塊之后，用戶可以開(kāi)始分配I/O信號(hào)。利用GUI拖拉I/O并將它放置到合適的塊，或者在PDC約束文件中進(jìn)行分配。差分I/O需要相鄰的N/P對(duì)，因此建議先分配差分I/O。然后，分配電壓參考I/O和相關(guān)的VREF管腳，它們可以從任何綁定的I/O中進(jìn)行配置。最后，對(duì)所有其它單端I/O進(jìn)行分配。

Altera：雖然靈活的管腳分配對(duì)FPGA很重要，但某種程度的專用化也可通過(guò)減少管腳電容改善信號(hào)的完整性和系統(tǒng)的性能。例如，用于高速收發(fā)(如PCI Express)的管腳不能用作通用I/O。Altera不要求按照某一順序?qū)苣_進(jìn)行分配，但管腳分配要求匹配管腳的功能?？蛻艨梢栽陂_(kāi)始設(shè)計(jì)前使用 Quartus II軟件進(jìn)行一次管腳檢查，從而允許同時(shí)進(jìn)行板和芯片的設(shè)計(jì)。

Lattice：FPGA I/O結(jié)構(gòu)比具有固定I/O管腳的標(biāo)準(zhǔn)產(chǎn)品復(fù)雜。FPGA需要正確的I/O布局來(lái)確保：分配的多個(gè)I/O在塊內(nèi)能夠共存，沒(méi)有沖突；它們能夠以要求的I/O速度運(yùn)行而沒(méi)有噪聲或信號(hào)完整性問(wèn)題。

I/O分配應(yīng)從專用I/O最先開(kāi)始，如DDR2存儲(chǔ)器接口、SERDES接口和PCI接口等。這將決定關(guān)鍵的管腳分配，然后再在剩余管腳上分配通用I/O管腳，如LVCMOS33、LVCMOS25和LVTTL等。

此外，要特別注意特殊的引腳，如VREF、高速CLK輸入和PLL/DLL輸入。用戶可以指定使用哪個(gè)器件引腳，也可以讓工具選擇需要的引腳。在后一種情況下，用戶需要對(duì)這些引腳的分配進(jìn)行備注，從而使得以后的PAR運(yùn)行時(shí)繼續(xù)使用相同的配置。ispLEVER提供兩個(gè)基本特性以支持該功能。

Design Planner工具支持用戶生成符合復(fù)雜I/O塊規(guī)則的I/O布局約束。從封裝的角度來(lái)看，用戶可以直觀地過(guò)濾具有某一特定性能的管腳(如主時(shí)鐘輸入引腳和差分信號(hào)引腳對(duì))，然后將設(shè)計(jì)信號(hào)分配到過(guò)濾后的引腳上。I/O Assistant Flow允許實(shí)際的PAR引擎和用戶提供的I/O布局約束僅用在該設(shè)計(jì)的I/O環(huán)上，以生成一個(gè)合理的I/O布局。這可以在設(shè)計(jì)過(guò)程的較早階段完成，從而實(shí)現(xiàn)早期板級(jí)設(shè)計(jì)。

Xilinx：FPGA I/O分配常常必須調(diào)整多次才能成功，因?yàn)樗袝r(shí)候會(huì)和以下約束發(fā)生沖突：1. PCB約束，如冗余通道、板空間擁塞、信號(hào)完整性效應(yīng)(長(zhǎng)度匹配、最大衰減、最大過(guò)孔等)；2. FPGA架構(gòu)約束(I/O規(guī)則、SO、時(shí)鐘規(guī)則等)；3. 客戶設(shè)計(jì)約束(時(shí)序、器件內(nèi)邏輯源點(diǎn)/終點(diǎn)的位置等)。

每個(gè)FPGA架構(gòu)/客戶設(shè)計(jì)都有其獨(dú)特的約束環(huán)境。提出通用的規(guī)則不是件容易的事。通常，你先要確定約束最強(qiáng)的FPGA管腳。管腳分配的一個(gè)典型順序可以是：1. 全局/局部時(shí)鐘輸入管腳和FPGA配置管腳；2. MGT(SERDES)、高速單端存儲(chǔ)器/CPU接口、差分信號(hào)、由于特殊的客戶設(shè)計(jì)(DCI參考電壓和輸入?yún)⒖茧妷?而不能用作用戶I/O的多功能管腳；3. 其它用于內(nèi)部定時(shí)或PCB布局的需要在FPGA上具有鄰近管腳位置的管腳組(總線)；4. 最后，慢信號(hào)(如復(fù)位信號(hào))。

可以使用多種方法進(jìn)行I/O分配：ISE(PACE、Floorplan Editor)、第三方供應(yīng)商(Mentor Graphics I/O Designer)、PlanAhead，或甚至Excel電子數(shù)據(jù)表。

問(wèn)：在處理不兼容的I/O標(biāo)準(zhǔn)、不同電壓參考和其他有關(guān)塊及區(qū)域兼容性問(wèn)題時(shí)，你們建議用戶采用什么方法去解決？

Altera：我們的目標(biāo)是使客戶盡可能方便地處理這個(gè)問(wèn)題。為了達(dá)到這個(gè)目的，我們的FPGA管腳能夠支持工作在不同電壓的多個(gè)I/O標(biāo)準(zhǔn)(例如，大多數(shù)器件上采用 2.5V供電的管腳仍然可以接收3.3V的輸入)。此外，大多數(shù)管腳可以支持熱插拔，這使得我們的FPGA能夠作為插入一個(gè)帶電系統(tǒng)的板上接口。即便當(dāng)系統(tǒng)規(guī)范沒(méi)有熱插拔要求時(shí)，這一特性仍然很重要。采用多個(gè)供電電壓的系統(tǒng)可能采用不同的上電順序，因此Altera設(shè)計(jì)的FPGA支持系統(tǒng)按照任意順序?qū)?nèi)核、各種I/O塊以及信號(hào)驅(qū)動(dòng)器上電。Altera FPGA的這一特性使得設(shè)計(jì)師可以輕松地將它與其它需要按照一定順序上電的芯片設(shè)計(jì)在一起，或至少減少了一個(gè)需要擔(dān)心的事情。

問(wèn)：如果你的客戶準(zhǔn)備移植到另外一個(gè)FPGA、結(jié)構(gòu)化ASIC或ASIC，你會(huì)建議你的客戶如何做？

Actel： Actel已經(jīng)為多代基于閃存的FPGA器件(從ProASIC到ProASIC Plus到ProASIC3)提供了獨(dú)一無(wú)二的管腳兼容移植功能。一般來(lái)說(shuō)，只有當(dāng)客戶必須采用更新的技術(shù)進(jìn)行設(shè)計(jì)時(shí)才會(huì)考慮移植。此時(shí)，設(shè)計(jì)師可以先采用適合啟動(dòng)設(shè)計(jì)/開(kāi)發(fā)的較低風(fēng)險(xiǎn)成熟器件(或技術(shù))。這也為客戶提供了一條到更低成本解決方案的簡(jiǎn)單且預(yù)先確定好的移植路徑，該解決方案只需要最少的系統(tǒng)和設(shè)計(jì)修改(通常只需要重新綜合、布局和重新進(jìn)行時(shí)序設(shè)計(jì))就可進(jìn)行批量生產(chǎn)。這一成本移植策略允許客戶避免移植到ASIC/標(biāo)準(zhǔn)單元時(shí)所冒的高風(fēng)險(xiǎn)和高成本。

Altera：如果從一個(gè)FPGA轉(zhuǎn)移到另一個(gè)相同系列的FPGA，我們提供管腳移植。如果從一個(gè)系列轉(zhuǎn)移到另外一個(gè)系列，通常需要開(kāi)發(fā)出一塊衍生板，因?yàn)楣苣_排列是不同的。通過(guò)采用MegaFunctions(如lpm_mult)，設(shè)計(jì)師可以確保最大限度地復(fù)制專用模塊(如DSP 模塊)的性能。

我們推薦使用HardCopy II結(jié)構(gòu)化ASIC。在Quartus II軟件中選擇HardCopy選項(xiàng)，可以很輕松地移植到結(jié)構(gòu)化ASIC。例如，通過(guò)確保所使用的管腳從FPGA映射到HardCopy II器件。另外一個(gè)關(guān)鍵點(diǎn)是，HardCopy II器件上的模塊(如存儲(chǔ)器、LVDS接口或PLL等)與FPGA是相同的，這可使得移植變得非常輕松。

將邏輯從FPGA移植到ASIC是相對(duì)比較簡(jiǎn)單的。不過(guò)，把其它元件從FPGA移植到ASIC中就相對(duì)比較困難，因?yàn)镻LL或存儲(chǔ)器模塊可能工作起來(lái)不太一樣。由于我們不知道ASIC模塊是怎樣工作的，因此在此方面提出建議已超出了我們的能力范圍。

Xilinx：考慮到結(jié)構(gòu)化ASIC或ASIC轉(zhuǎn)換時(shí)必須在再驗(yàn)證和測(cè)試向量生成方面花費(fèi)很長(zhǎng)的時(shí)間，因此降低FPGA設(shè)計(jì)成本的最好替代方法是使用Xilinx的 EasyPath解決方案。它利用同樣的FPGA芯片，但是使用不同的測(cè)試方法來(lái)創(chuàng)建一個(gè)提高良率和降低成本的面向設(shè)計(jì)的測(cè)試方法學(xué)。在這一移植過(guò)程中，沒(méi)有必要做特殊準(zhǔn)備或者避免使用任何FPGA功能，因?yàn)檫@些功能都可以在EasyPath實(shí)現(xiàn)中獲得。

對(duì)于采用更大容量Xilinx FPGA做ASIC原型設(shè)計(jì)的用戶而言，簡(jiǎn)化這一轉(zhuǎn)換過(guò)程的常用方法是將與器件相關(guān)的功能(如存儲(chǔ)器)保留在它們各自獨(dú)特的分層模塊中。這樣，它們以后就可以被具有相同功能的ASIC版本所取代。當(dāng)然，這個(gè)方法的缺點(diǎn)是用戶放棄了充分使用嵌入式硬模塊的能力(如復(fù)雜RAM塊、DSP/乘法器模塊、數(shù)字時(shí)鐘管理器、以太網(wǎng)MAC和PCI Express端點(diǎn)模塊)，除非在ASIC中創(chuàng)建有相似的定制功能。

問(wèn)：當(dāng)將FPGA器件整合到PCB上時(shí)，關(guān)于SSO/SSN問(wèn)題你們會(huì)給客戶什么建議？

Actel：由于客戶需要更全面地了解和解釋SSN特性，因此我們非常重視這個(gè)問(wèn)題。通過(guò)測(cè)試、描述和與客戶一起工作的經(jīng)驗(yàn)，我們發(fā)現(xiàn)造成SSN問(wèn)題的主要因素是封裝的選擇、I/O布局和輸出時(shí)序。在PCB上進(jìn)行適當(dāng)?shù)娜ヱ?、端接和布局是非常重要的。不過(guò)，最好是在問(wèn)題的源頭完全避免SSN。

QFP封裝由于其封裝引腳和邦定走線帶來(lái)的電感越來(lái)越大，實(shí)際上不如市面上各種BGA封裝。因此，我們針對(duì)QFP封裝的SSN建議更為嚴(yán)厲。為了防止QFP封裝帶來(lái)的SSN問(wèn)題，建議避免在裸片上將較大的SSO組安排在相近位置。不過(guò)，如果這是不可避免的，用戶應(yīng)該確保靈敏的“安靜”I/O位于VCCI或者GND附近?；蛘?，用戶可以利用相對(duì)不活躍的輸出將SSO總線與靈敏的I/O隔開(kāi)。如果I/O布局已經(jīng)被鎖定而且客戶無(wú)法滿足我們的建議，他們可以在總線內(nèi)創(chuàng)建小的時(shí)序組。這里，I/O以大于1ns的間序交錯(cuò)排列。如果做到了這點(diǎn)，總線輸出將不再同步切換。

問(wèn)：你們建議如何處理全局和本地/區(qū)域時(shí)鐘？

Actel：我們基于閃存的ProASIC3E FPGA系列提供18個(gè)專用全局時(shí)鐘，這意味著大部分設(shè)計(jì)不會(huì)受到時(shí)鐘的限制。對(duì)于區(qū)域時(shí)鐘，這些全局時(shí)鐘中的12個(gè)被局部化到該器件的四分之一區(qū)域。那么，F(xiàn)PGA設(shè)計(jì)師應(yīng)該如何處理跨越用戶設(shè)計(jì)區(qū)域和IP模塊的公共全局時(shí)鐘呢？通常，客戶必須在更低一級(jí)的模塊中例示一個(gè)全局時(shí)鐘，將其帶到一個(gè)輸出端口，然后再分發(fā)到設(shè)計(jì)的其他部分。借助Actel的Libero IDE 7.3，客戶可以獲得基于模塊的設(shè)計(jì)方法，并補(bǔ)救時(shí)鐘分配問(wèn)題，客戶只需要例示一個(gè)全局時(shí)鐘占位符(CLKINT)。然后，全局緩存可以在設(shè)計(jì)的頂層中實(shí)現(xiàn)。這使得時(shí)鐘分配和分發(fā)更加直觀，并簡(jiǎn)化了在多個(gè)設(shè)計(jì)中模塊的重利用。

問(wèn)：在IP模塊集成方面，你看到了哪些問(wèn)題？你能給工程師什么購(gòu)買IP的建議？

Actel：IP產(chǎn)生了邊界，限制了自動(dòng)化工具能夠優(yōu)化的東西。另一方面，讓IP邊界可辨識(shí)對(duì)調(diào)試是非常有幫助的。對(duì)于一個(gè)復(fù)雜度越來(lái)越大的設(shè)計(jì)流程，IP模塊是一個(gè)用來(lái)限制改變的自然邊界。

現(xiàn)代FPGA除了邏輯門(mén)之外還有很多固定資源。通常多個(gè)IP模塊共享這些資源。很少FPGA供應(yīng)商的工具可以最優(yōu)化處理這一資源共享問(wèn)題，但Actel Libero在設(shè)計(jì)時(shí)就考慮到了這一問(wèn)題。其中一個(gè)例子是在Actel Fusion混合信號(hào)FPGA上多個(gè)IP模塊間時(shí)鐘和內(nèi)存資源的高效共享。

在選擇IP時(shí)，應(yīng)該檢查其功能和配置以確定它是否能滿足你的設(shè)計(jì)要求。你應(yīng)該觀察該IP是否是針對(duì)你的目標(biāo)FPGA而設(shè)計(jì)的，以及其尺寸和性能是否高效。好的IP還配有完整的測(cè)試向量和高質(zhì)量的文檔。最后，在你答應(yīng)使用前檢測(cè)一下該IP核的來(lái)歷和供應(yīng)商。

Xilinx：在集成IP模塊時(shí)的確有一些小挑戰(zhàn)，這主要是由于IP供應(yīng)商實(shí)際交付的IP模塊與那些可交付使用的IP模塊之間存在細(xì)微差別而引起的。集成IP模塊的一個(gè)較大的挑戰(zhàn)是確?？蛻粼O(shè)計(jì)仍然能夠滿足時(shí)序和資源要求。我們提供給購(gòu)買IP的工程師的最重要建議是，確定IP供應(yīng)商是如何檢測(cè)和驗(yàn)證該IP的，也就是確認(rèn)質(zhì)量和易用性。

問(wèn)：什么樣的時(shí)序問(wèn)題正在引起最大的麻煩？你們建議如何處理？

Actel：最小延時(shí)和保持時(shí)間分析似乎經(jīng)常被忽視。外部保持時(shí)間和跨時(shí)鐘域路徑(而不是與時(shí)鐘歪斜時(shí)序相對(duì)的簡(jiǎn)單的寄存器到寄存器數(shù)據(jù)路徑)會(huì)引起大部分導(dǎo)致硬件失敗的時(shí)序問(wèn)題。首先，用戶應(yīng)該進(jìn)行時(shí)序仿真和靜態(tài)時(shí)序分析。仿真提供了功能驗(yàn)證，靜態(tài)分析提供最好的時(shí)序覆蓋。為了進(jìn)行精確的外部保持時(shí)間計(jì)算，時(shí)序應(yīng)該在最好的工作條件下(包括最高電壓、最低溫度和最快速度)從發(fā)送端、接收端和PCB提取。Actel SmartTime時(shí)序分析儀允許用戶輸入外部輸入和輸出延時(shí)，然后進(jìn)行所有這些計(jì)算。

我們看到的與跨時(shí)鐘域路徑相關(guān)的主要問(wèn)題是時(shí)序驗(yàn)證不夠充分。當(dāng)設(shè)計(jì)中存在跨時(shí)鐘域路徑時(shí)，靜態(tài)時(shí)序分析是非常關(guān)鍵的。但是，一些靜態(tài)時(shí)序分析工具不能自動(dòng)進(jìn)行這一分析。為了進(jìn)行這一分析，用戶必須定義每個(gè)時(shí)鐘的頻率，在最好和最壞的工作條件下進(jìn)行分析，以及對(duì)于每一種工作條件，估計(jì)不同時(shí)鐘之間最大和最小時(shí)序偏移。

Lattice：下列三大時(shí)序問(wèn)題正在引起最大的麻煩：高速時(shí)鐘域轉(zhuǎn)移、競(jìng)爭(zhēng)條件和保持時(shí)間不足。隨著工作頻率提高，時(shí)序窗口正變得越來(lái)越小。仔細(xì)的時(shí)序分析和強(qiáng)大的軟件工具可以幫助工程師確定問(wèn)題區(qū)域并解決這個(gè)問(wèn)題。

由于Lattice FPGA交換邏輯的極高性能，保持時(shí)間不足的可能性已經(jīng)開(kāi)始明顯增加。保持時(shí)間不足通常發(fā)生在時(shí)鐘偏移大于數(shù)據(jù)時(shí)延的時(shí)候。即使Lattice FPGA的主時(shí)鐘走線具有非常小的偏移，但由于數(shù)據(jù)路由太快以致于這些不足情況是可能發(fā)生的。Lattice ispLEVER設(shè)計(jì)工具提供自動(dòng)校正保持時(shí)間不足的功能。