基于FPGA的卷積碼的編/譯碼器設(shè)計(jì)

　　5 驗(yàn)證仿真

　　本設(shè)計(jì)采用Xilinx公司的ISE 9．2i為開發(fā)平臺(tái)，選用的是Xilinx Virtex 4 FPGA為開發(fā)芯片用于設(shè)計(jì)和驗(yàn)證所提出的卷積編碼和維特比(Veterbi)譯碼算法。

　　5．1 卷積編碼器

　　如圖6所示，clk為時(shí)鐘信號(hào)，reset為復(fù)位信號(hào)，din為輸入信號(hào)，out_1，out_2為編碼后得到的并行碼字序列。可看出：輸入碼元為“101010111011 000100011011111111100……”經(jīng)過編碼得到編碼結(jié)果為“1101000100010010101000101011001101110011101001010101010 10101011”結(jié)果正確。

　　5．2 Verterbi譯碼器

　　Vertrbi譯碼器仿真波形如圖7所示，rev[1：0]為輸入譯碼器的接收序列，clk為時(shí)鐘信號(hào)，rst為復(fù)位信號(hào)，enable為使能信號(hào)，h_out為譯碼器輸出序列。可看出：譯碼輸出碼元為“10101011101100010001101111111l100……”。結(jié)果正確。

　　6 結(jié)束語

　　通過對(duì)卷積編碼原理與維特比譯碼算法的深入研究，在理解傳統(tǒng)實(shí)現(xiàn)方法的基礎(chǔ)上提出適合FPGA存儲(chǔ)器和獨(dú)立運(yùn)算單元豐富的特點(diǎn)的優(yōu)化算法，有效地提高了譯碼器的處理速度，簡(jiǎn)化了譯碼器的復(fù)雜程度。