一種基于FPGA分布式算法的濾波器設(shè)計(jì)實(shí)現(xiàn)

　　利用Verilog硬件描述語言設(shè)計(jì)本系統(tǒng)軟件，系統(tǒng)主要分為以下4個(gè)部分。包括頂層文件、A／D采樣、算法實(shí)現(xiàn)和D／A轉(zhuǎn)換。系統(tǒng)總體結(jié)構(gòu)如圖2所示。

　　由于FPGA頻率為100 MHz，采用的DAC0809轉(zhuǎn)換頻率必須小于1 MHz，所以在頂層文件對(duì)系統(tǒng)時(shí)鐘進(jìn)行200分頻，提供外圍所需時(shí)鐘。然后對(duì)各模塊進(jìn)行例化，使之成為完整的系統(tǒng)。

　　對(duì)A／D采樣輸入3位地址，并使ALE=1，將地址存入地址鎖存器中。此地址經(jīng)譯碼選通8路模擬輸入之一到比較器。START上升沿將逐次逼近寄存器復(fù)位。下降沿時(shí)啟動(dòng)A／D轉(zhuǎn)換，之后EOC輸出信號(hào)變低，指示轉(zhuǎn)換正在進(jìn)行。直到完成A／D轉(zhuǎn)換，EOC變?yōu)楦唠娖?，指示A／D轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)已存入鎖存器，這個(gè)信號(hào)可用作中斷申請(qǐng)。當(dāng)OE輸入高電平時(shí)，輸出三態(tài)門打開，轉(zhuǎn)換結(jié)果的數(shù)字量輸出到數(shù)據(jù)總線上。CLK為時(shí)鐘輸入信號(hào)線。由頂層文件的分頻時(shí)鐘提供500 kHz時(shí)鐘，對(duì)信號(hào)進(jìn)行采集。

　　算法主體的實(shí)現(xiàn)主要由以下幾個(gè)部分組成：數(shù)據(jù)接收存儲(chǔ)、數(shù)據(jù)選擇器、2個(gè)存儲(chǔ)器、加法和控制部分。

　　數(shù)據(jù)接收是在每個(gè)時(shí)鐘下降沿時(shí)檢測(cè)轉(zhuǎn)換完成信號(hào)，如果完成，則存入對(duì)應(yīng)的存儲(chǔ)器中，對(duì)于N階的系統(tǒng)，就需要存儲(chǔ)N個(gè)數(shù)據(jù)等待處理。然后利用數(shù)據(jù)選擇器依次選擇各個(gè)數(shù)據(jù)，對(duì)數(shù)據(jù)的每一位進(jìn)行檢測(cè)和提取，組成算法中所需要的數(shù)據(jù)。在控制信號(hào)的作用下利用累加器對(duì)數(shù)據(jù)疊加、移位處理即可實(shí)現(xiàn)。

　　最后，FPGA向DAC0832的數(shù)據(jù)輸入口(D10～D17)輸送數(shù)據(jù)。提供DAC0832數(shù)據(jù)鎖存允許控制信號(hào)ILE，高電平有效。提供DAC0832控制信號(hào)(CS：片選信號(hào)；Xfer：數(shù)據(jù)傳輸控制信號(hào)；WRl、WR2：DAC寄存器寫選通信號(hào))，低電平有效。

　　3 仿真實(shí)驗(yàn)、工況信號(hào)測(cè)試實(shí)驗(yàn)

　　基于分布式算法低通FIR濾波器選用xilinx公司的virrex-Ⅱpro器件，在isel0．1下進(jìn)行設(shè)計(jì)。利用modelsim 6．5對(duì)濾波器進(jìn)行仿真。系統(tǒng)采用頻率為500 kHz的分頻時(shí)鐘，在FPGA中產(chǎn)生一個(gè)高頻方波和一個(gè)低頻鋸齒波信號(hào)，并對(duì)兩個(gè)信號(hào)進(jìn)行疊加。疊加后的信號(hào)作為輸入，對(duì)應(yīng)圖中DIN，經(jīng)過系統(tǒng)處理后輸出結(jié)果對(duì)應(yīng)圖中RESULT，仿真結(jié)果如圖3所示。