一種基于FPGA的高速通信系統(tǒng)研究與設(shè)計(jì)

　　2 系統(tǒng)的硬件設(shè)計(jì)

　　2．1 FPGA部分電路設(shè)計(jì)

　　系統(tǒng)選用Xilinx公司Spartan3系列的FPGA：S3C500E。它有10 476個(gè)邏輯單元，232個(gè)I／O，4個(gè)時(shí)鐘管理模塊(DCM)，存儲(chǔ)器包括360 Kb的塊RAM和73 Kb的離散RAM。所有I／O可以組成92組LVDS差分對(duì)，最高輸入輸出速率高到622 Mb／s，所以系統(tǒng)不需要額外的電路實(shí)現(xiàn)LVDS接口。DCM模塊可以將輸入時(shí)鐘靈活的倍頻或降頻，最高工作頻率達(dá)到311 MHz。以上參數(shù)和性能不僅滿(mǎn)足當(dāng)前的設(shè)計(jì)需求，而且為系統(tǒng)的升級(jí)保留了充足的設(shè)計(jì)余量。FPGA外圍電路包括時(shí)鐘部分和配置部分。時(shí)鐘使用電路板上的晶振提供，通過(guò)GCLK腳與FPGA相連。GCLK是專(zhuān)用時(shí)鐘引腳，這個(gè)腳的驅(qū)動(dòng)能力強(qiáng)，到所有邏輯單元的延時(shí)基本相同。配置電路采用主動(dòng)SPI模式。相比其他模式，主動(dòng)SPI模式的外圍電路簡(jiǎn)單、體積小、成本低。而且SPI FLASH的容量大，除了存儲(chǔ)配置文件，還可以存儲(chǔ)其他用戶(hù)數(shù)據(jù)。S3C500E的配置文件大小為2 Mb，本系統(tǒng)采用存儲(chǔ)量為16 Mb的M25P16作為配置存儲(chǔ)器。

　　2．2 傳輸部分電路設(shè)計(jì)

　　傳輸部分設(shè)計(jì)包括選擇同軸電纜和設(shè)計(jì)相應(yīng)的發(fā)送接收電路。本系統(tǒng)選用的同軸電纜型號(hào)為SVY-50-3，成本低、性能好。這款電纜的特征阻抗為50 Ω，速率150 MHz時(shí)信號(hào)傳輸100 m的最大衰減為18．01 dB。它具有良好的屏蔽特性，可以在復(fù)雜的電磁環(huán)境中正常工作。電纜驅(qū)動(dòng)電路和接收均衡電路分別選用National Semiconductor公司的芯片CLC005和CLC012。CLC005支持LVDS電平輸入，最高傳輸速率達(dá)到622 Mb／s，輸出信號(hào)峰一峰值從O．7～2 V。CLC012可以自動(dòng)均衡頻率在50～650 MHz的信號(hào)。時(shí)鐘恢復(fù)器件選用CLC016，它的輸入信號(hào)來(lái)自CLC-012，輸出時(shí)鐘和數(shù)據(jù)接FPGA，恢復(fù)的時(shí)鐘在數(shù)據(jù)上升沿有效。CLC005和CLC012用于特征阻抗為75 Ω的傳輸系統(tǒng)，針對(duì)本系50 Ω特征阻抗的同軸電纜，需要改動(dòng)外圍電阻配置，否則會(huì)因?yàn)樽杩共黄ヅ湟鹦盘?hào)反射，最終導(dǎo)致信號(hào)傳輸質(zhì)量下降。相應(yīng)的配置方式如圖2所示。

　　通過(guò)測(cè)試，此組傳輸器件可以驅(qū)動(dòng)LVDS信號(hào)通過(guò)SVY-50-3型號(hào)電纜傳輸至少200 m。信號(hào)經(jīng)過(guò)傳輸后，在電纜末端衰減嚴(yán)重，噪聲和抖動(dòng)也較嚴(yán)重。此時(shí)信號(hào)眼圖如圖3所示，可以看出信號(hào)質(zhì)量差。直接接收此信號(hào)，會(huì)產(chǎn)生信號(hào)電平誤判，而且信號(hào)的抖動(dòng)將導(dǎo)致后級(jí)電路無(wú)法正常工作。接收均衡器CLC012自動(dòng)為信號(hào)損耗提供補(bǔ)償后，信號(hào)上的噪聲和抖動(dòng)均得到了改善，信號(hào)的眼圖如圖4所示。