一種基于CPLD的聲發(fā)射信號(hào)傳輸系統(tǒng)設(shè)計(jì)

　　3 cpld邏輯控制

　　本系統(tǒng)中由于要對(duì)高速信號(hào)進(jìn)行處理，因此，對(duì)控制信號(hào)的時(shí)序要求比較嚴(yán)格。在控制芯片的選擇上要盡量選用時(shí)延小、速度快的芯片。本設(shè)計(jì)采用美國(guó)altera公司的max7000s系列可編程邏輯器件epm7128slc84-15，并采用max+plusⅱ來(lái)完成系統(tǒng)的輸入、編譯、驗(yàn)證及編程，進(jìn)而完成向量測(cè)試及仿真．最后的數(shù)據(jù)可通過(guò)下載線傳輸?shù)叫酒衼?lái)完成芯片的配置。

　　3.1 cpld邏輯控制電路

　　cpld為采樣控制器的核心，數(shù)據(jù)傳輸所要求的嚴(yán)格時(shí)序控制關(guān)系就由cpld負(fù)責(zé)處理。它在本系統(tǒng)中主要負(fù)責(zé)產(chǎn)生與pci9054的握手信號(hào)、數(shù)據(jù)存儲(chǔ)器的片選信號(hào)和讀寫(xiě)控制信號(hào)。cpld的外圍信號(hào)接口如圖3所示。

　　cpld可根據(jù)fifo存儲(chǔ)器的時(shí)序控制要求產(chǎn)生控制信號(hào)，并在第一個(gè)時(shí)鐘周期中將數(shù)據(jù)分別存入fifo和數(shù)據(jù)鎖存器74ls373中，而在第二個(gè)時(shí)鐘周期將鎖存器中的數(shù)據(jù)再存入fifo，從而完成并行數(shù)據(jù)向串行數(shù)據(jù)的轉(zhuǎn)換。同時(shí)根據(jù)存儲(chǔ)器的相關(guān)信號(hào)向pci9054控制器發(fā)出中斷請(qǐng)求，并在pci9054讀取數(shù)據(jù)時(shí)產(chǎn)生相應(yīng)的控制邏輯。

　　3.2 cpld控制邏輯

　　當(dāng)并行數(shù)據(jù)進(jìn)入板卡后，cpld首先將一部分?jǐn)?shù)據(jù)存入鎖存器，而將另一部分?jǐn)?shù)據(jù)直接存入fifo。但此時(shí)必須將寫(xiě)時(shí)鐘信號(hào)wclk進(jìn)行二分頻，以便在一個(gè)ad轉(zhuǎn)換周期內(nèi)完成兩次fifo寫(xiě)操作。當(dāng)fifo數(shù)據(jù)到達(dá)半滿時(shí)，cpld便向pci9054發(fā)出中斷申請(qǐng)，并由pci9054將該申請(qǐng)傳入計(jì)算機(jī)。若系統(tǒng)響應(yīng)該中請(qǐng)，則在中斷響應(yīng)程序內(nèi)發(fā)出讀命令，以讀取字節(jié)數(shù)和地址信號(hào)等。

　　pci9054通過(guò)lhold申請(qǐng)local總線控制權(quán)，而cpld則通過(guò)lholda響應(yīng)，以使pci9054能得到局部總線的控制權(quán)。pci9054首先將pci地址窄間映射到本地地址空間，接著啟動(dòng)本地總線的散聚dma周期。cpld收到讀信號(hào)(lw／r)、地址選通信號(hào)(ads)和地址(la16、la17)后便開(kāi)始傳送數(shù)據(jù)。當(dāng)la16位為0，la17位為1時(shí)，系統(tǒng)將使能后三片fifo的讀使能端(ren2)，以使后三片fifo數(shù)據(jù)線上的q0～q31有效而同時(shí)也使pci9054的準(zhǔn)備好信號(hào)(ready)有效，開(kāi)始數(shù)據(jù)傳送。在最后一個(gè)數(shù)據(jù)傳送之前，blast信號(hào)有效，之后，cpld將在一個(gè)時(shí)鐘周期后使fifo的讀使能(ren1或ren2)無(wú)效，從而完成一次數(shù)據(jù)傳送過(guò)程。