利用Virtex-5LXT應(yīng)對(duì)串行背板接口設(shè)計(jì)挑戰(zhàn)

　　IP核

　　大多數(shù)串行背板應(yīng)用依然采用專有協(xié)議。然而，最近的一些新設(shè)計(jì)已開(kāi)始采用XAUI和GbE等標(biāo)準(zhǔn)化協(xié)議。這主要是因?yàn)橐环矫孢@些標(biāo)準(zhǔn)日益成熟，另一方面基于這些協(xié)議的交換結(jié)構(gòu)專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)也不斷涌現(xiàn)。利用ASSP實(shí)現(xiàn)交換應(yīng)用可以大大縮短開(kāi)發(fā)周期，但是設(shè)計(jì)人員發(fā)現(xiàn)，必須通過(guò)提供增值功能(主要是在線卡上)來(lái)實(shí)現(xiàn)產(chǎn)品差異化。

　　由于這些串行收發(fā)器是專為支持大多數(shù)串行背板標(biāo)準(zhǔn)協(xié)議而設(shè)計(jì)的，因此FPGA是實(shí)現(xiàn)定制特性的理想平臺(tái)。串行收發(fā)器和交換接口一起允許實(shí)現(xiàn)符合標(biāo)準(zhǔn)的設(shè)計(jì)，并具有增值功能，而所有這些都是在單個(gè)芯片器件上實(shí)現(xiàn)的。

　　為了幫助縮短設(shè)計(jì)周期，Xilinx推出了面向XAUI、GbE、SRIO和PCIe等主要串行I/O接口標(biāo)準(zhǔn)的模塊化IP核。為了確?；ゲ僮餍?，這些IP核經(jīng)過(guò)了一系列兼容性測(cè)試和獨(dú)立的第三方驗(yàn)證。為了有助于產(chǎn)生“輕量級(jí)”串行協(xié)議設(shè)計(jì)，Xilinx還推出了Aurora協(xié)議―它特別適用于要求最大限度地降低開(kāi)銷(xiāo)、優(yōu)化芯片資源利用率的比較簡(jiǎn)單的設(shè)計(jì)。

　　由于以太網(wǎng)和PCIe技術(shù)的應(yīng)用范圍越來(lái)越廣，Virtex-5LXTFPGA也實(shí)現(xiàn)了嵌入式三態(tài)以太網(wǎng)MAC和PCIe端點(diǎn)模塊。這些特性能夠幫助節(jié)省大量FPGA資源，例如那些需要在控制板應(yīng)用中實(shí)現(xiàn)接口的客戶。

　　目前，即使一些比較新的系統(tǒng)仍在使用并行接口芯片，因此，Xilinx也推出了適用于諸如SPI-4.2、SPI-3和PCI等常見(jiàn)并行接口的IP核，以便快速設(shè)計(jì)串行到并行橋，滿足許多應(yīng)用的需求。

　　除了串行和并行接口IP核，Xilinx還提供了更加完善的IP解決方案，以進(jìn)一步縮短產(chǎn)品開(kāi)發(fā)周期和上市時(shí)間。包括用于優(yōu)化背板流量的流量管理器和允許板卡之間實(shí)現(xiàn)“多對(duì)多”連接功能的網(wǎng)狀結(jié)構(gòu)參考設(shè)計(jì)。此外，ChipScope Pro串行I/O工具套件可以幫助設(shè)計(jì)人員快速設(shè)置和調(diào)試串行收發(fā)器，以及進(jìn)行BERT測(cè)試。

　　應(yīng)用示例

　　下面，舉例說(shuō)明如何集成所有這些解決方案元件，打造一個(gè)適用于星形系統(tǒng)和網(wǎng)狀系統(tǒng)的完善的串行背板結(jié)構(gòu)接口FPGA。

　　1. 星形背板拓?fù)鋺?yīng)用

　　星形背板拓?fù)涫纸?jīng)濟(jì)，尤其是在包含大量板卡的系統(tǒng)中，因此，大量高端基礎(chǔ)設(shè)備采用星形拓?fù)?。圖1所示為實(shí)現(xiàn)了基于FPGA的星形交換接口的10GbE線卡示例。該FPGA例示了一個(gè)XAUI LogiCORE IP核，并利用4個(gè)串行收發(fā)器連接至16通道XAUI交換結(jié)構(gòu)卡。此外，該FPGA還具備一個(gè)LogiCORESPI-4.2核，以連接至10Gbps網(wǎng)絡(luò)處理單元。

　　圖1：10GbE線卡中的星形結(jié)構(gòu)I/FFPGA。

　　在串行接口和并行接口之間的是流量管理器IP解決方案，它負(fù)責(zé)對(duì)傳入和傳出的信息流執(zhí)行服務(wù)質(zhì)量(QoS)相關(guān)功能。存儲(chǔ)器控制器負(fù)責(zé)控制主要用作數(shù)據(jù)包緩沖器的外部存儲(chǔ)器。這種結(jié)構(gòu)的優(yōu)越性包括：提高了SerDes和邏輯電路功能的集成度、借助IP解決方案加快了產(chǎn)品上市時(shí)間、同時(shí)實(shí)現(xiàn)客戶特定系統(tǒng)技術(shù)規(guī)范。還可提供不錯(cuò)的信號(hào)完整性和很低的SerDes功耗(總功耗僅為400mW左右)等?？蛻艨梢栽赬C5VLX50T器件上實(shí)現(xiàn)這一切。