一種基于EP2SGX系列FPGA的PCI接口設計

　　0 引 言

　　在現(xiàn)代雷達數(shù)據(jù)處理系統(tǒng)和其他應用系統(tǒng)中，傳統(tǒng)的ISA、EISA等總線已逐漸無法適應高速數(shù)據(jù)傳輸?shù)囊?。而PCI局部總線以其高性能、低成本、使用方便和適應性等優(yōu)點成為大多數(shù)系統(tǒng)的主流總線。其中常用的33 MHz、32位的PCI總線尖峰傳輸速率為132 MB／s。PCI總線接口相對其他總線接口來說是比較復雜的，它有著嚴格的同步時序要求，且為了實現(xiàn)即插即用和自動配置，PCI總線的配置空間有許多配置寄存器需要設置。本文在簡要介紹PCI總線及其特點的基礎上，介紹了如何利用FPGA設計PCI總線的接口電路，并給出了設計PCI總線接口時應注意的一些問題。

　　1 PCI總線與數(shù)據(jù)傳輸規(guī)范

　　PCI總線信號可劃分為如圖1所示的幾種類型。其中64位總線擴展信號、資源鎖存信號和邊界掃描信號是可選的。

　　PCI總線上的數(shù)據(jù)傳送是基于猝發(fā)傳送的機制，一個猝發(fā)傳送包括一個地址相和一個或多個數(shù)據(jù)相。基本的PCI傳輸由FRAME#、IRDY#和TRDY#信號控制。當數(shù)據(jù)有效時，數(shù)據(jù)資源需要無條件設置xRDY#信號(寫操作為IRDY#，讀操作為TRDY#)。接收方可在適當時間發(fā)出它的xRDY#信號。FRAME#信號有效后的第一個時鐘上升沿是地址周期的開始，此時傳送地址信息和總線命令。下一個時鐘上升沿開始一個(或多個)數(shù)據(jù)周期，當IRDY#和TRDY#同時有效時，數(shù)據(jù)在主、從設備之間傳送。在此期間，可由主設備或從設備分別利用IRDY#和TRDY#的無效而插入等待周期。PCI總線傳輸包含讀、寫和中止3個內(nèi)容，圖2和圖3所示的時序圖顯示了PCI總線讀、寫操作的傳輸過程。