低碼率語(yǔ)音編碼MELP聲碼器的SOPC實(shí)現(xiàn)

　　摘 要： 討論了低碼率語(yǔ)音編碼MELP的編解碼過(guò)程，有效降低了語(yǔ)音編碼碼率并能使說(shuō)話者個(gè)人語(yǔ)音特征減弱，特別適合需要弱化說(shuō)話者語(yǔ)音特點(diǎn)的場(chǎng)合。給出了其FPGA的硬件實(shí)現(xiàn)框圖，據(jù)此可進(jìn)行具體的硬件設(shè)計(jì)。同時(shí)給出了MELP編解碼框圖，可用于進(jìn)一步的軟件編制。

　　語(yǔ)音編碼技術(shù)在當(dāng)今數(shù)字通信尤其在無(wú)線系統(tǒng)中發(fā)揮著越來(lái)越重要的作用。利用語(yǔ)音編碼技術(shù)可有效降低信息存儲(chǔ)量、提高信道利用率。混合激勵(lì)線性預(yù)測(cè)(MELP)語(yǔ)音編碼算法能在較低碼率下提供較高的語(yǔ)音質(zhì)量、自然度和清晰度，已成為美國(guó)國(guó)防部新的2.4 Kb/s的語(yǔ)音編碼標(biāo)準(zhǔn)。

　　Nios II處理器是Intel公司為Altera公司推出的32位精簡(jiǎn)指令處理器軟核。在Altera公司推出的軟件SOPC中加載Nios II軟核和相應(yīng)的外圍接口以及與定義相應(yīng)的自定義指令，對(duì)設(shè)計(jì)進(jìn)行綜合，下載到FPGA中就可以方便地實(shí)現(xiàn)一個(gè)具有高速DSP功能的嵌入式處理器[1]。

　　由硬件實(shí)現(xiàn)復(fù)雜的算法通常比軟件實(shí)現(xiàn)更高效。利用Altera公司的Nios II嵌入式處理器的定制指令，可以把用戶自定義的功能直接添加到Nios II CPU的算術(shù)邏輯單元(ALU)中，以加快專項(xiàng)任務(wù)的執(zhí)行速度。自定義指令的優(yōu)勢(shì)就在于可以將程序代碼中的瓶頸部分改用硬件指令支持，用自定義的指令使程序得到加速。

　　1 MELP的構(gòu)成

　　MELP聲碼器的采樣率為8 kHz，每個(gè)樣點(diǎn)值用16 bit量化，每180個(gè)樣點(diǎn)為1幀，幀長(zhǎng)22.5 ms，每幀量化bit數(shù)為54 bit，總的速率為2.4 Kb/s。

　　MELP聲碼器是建立在傳統(tǒng)的二元激勵(lì)LPC模型基礎(chǔ)上，采用了混合激勵(lì)、非周期脈沖、自適應(yīng)譜增強(qiáng)、脈沖整形濾波和傅氏級(jí)數(shù)幅度值等5項(xiàng)新技術(shù)，使得合成語(yǔ)音能更好地?cái)M合自然語(yǔ)音。圖1所示為MELP編解碼原理框圖[2]。