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          一種基于FPGA/DSP的靈巧干擾平臺設計與實現(xiàn)

          作者: 時間:2010-03-03 來源:網(wǎng)絡 收藏

            3 試驗驗證

            為了驗證平臺能否在程序控制下正確工作,本文編寫了工作于的8 192點FFT驗證程序,實現(xiàn)對輸入信號的FFT變換。

            試驗中設置DDC為70 MHz混頻,DUC 70 MHz中頻輸出,輸入信號為75 MHz正弦波。在程序加載和DDC/DUC配置完成后,首先進行ADC數(shù)據(jù)采集,把采集得到的數(shù)據(jù)存儲到SRAM中,與SRAM進行數(shù)據(jù)交互并在DSP中完成8 192點的FFT運算,計算結果保存于SDRAM中,經(jīng)DMA方式讀取到上位機硬盤形成二進制文件。同時將混頻后的5 MHz單頻信號從SRAM讀出上變頻到70 MHz輸出。試驗結果如圖5、圖6所示。

          一種基于FPGA/DSP的靈巧干擾平臺設計與實現(xiàn)

          信號上變頻輸出

            由圖5可知,DMA輸出的FFT結果顯示處理的下變頻信號為5 MHz,等于預期值;圖6顯示5 MHz單頻信號經(jīng)上變頻后輸出為70 MHz中頻模擬信號。試驗證明,平臺的軟硬件均能正確工作,實現(xiàn)了設計目的。

            4 結 語

            根據(jù)靈巧功能要求,設計了基于/DSP的硬件平臺,采用Verilog HDL及模塊化方法設計了硬件平臺的控制軟件。試驗結果表明,靈巧構成合理,硬件設計、軟件設計可靠,滿足了靈巧的功能要求,為靈巧干擾技術研究提供了硬件平臺支持,該平臺已成功應用于工程項目。


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          關鍵詞: FPGA DSP 干擾平臺

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